【正文】 打開Quartus II新建一個(gè)工程，在Tools的下拉菜單中打開SOPC Builder。NIOS II嵌入式微處理器模塊的設(shè)計(jì)需要借助于Altera公司提供的系統(tǒng)級(jí)開發(fā)工具Quartus II中的SOPC Builder完成。Altera不僅提供強(qiáng)大的HAL系統(tǒng)庫(kù)支持，還提供嵌入式操作系統(tǒng)核TCP／IP協(xié)議棧的支持。在NIOSⅡ中還可以添加用戶自定義的指令。但是將IP硬核直接植入FPGA的解決力案存在以下不足：由于硬核是預(yù)先植入的，設(shè)計(jì)者無法相據(jù)實(shí)際需要改變處理器的結(jié)構(gòu)；無法根據(jù)實(shí)際設(shè)計(jì)需要在同一FPGA中集成多個(gè)處理器；無法根據(jù)需要裁減處理器硬件資源以降低FPGA成本等。在設(shè)計(jì)SOC時(shí)，常把ARM作為硬核植入到FPGA中。NIOSⅡ的處理器實(shí)例如圖48所示。相當(dāng)于在單片機(jī)實(shí)現(xiàn)1臺(tái)計(jì)算機(jī)或1個(gè)微控制器。一個(gè)NIOS II處理器系統(tǒng)由NIOS II CPU和一系列的外設(shè)組成。所謂軟核，是指用HDL文本形式提交給用戶，他經(jīng)過RTL級(jí)設(shè)計(jì)優(yōu)化和功能驗(yàn)證，但其中不含任何具體的物理信息。經(jīng)過編譯后生成模塊文件，鎖存器的模塊文件如下圖47。END PROCESS。139。DATA2_OUT = DATA2_IN。139。039。)。DATA2_OUT = (others = 39。039。139。END ENTITY。DATA1_OUT : out std_logic_vector (31 downto 0)。DATA1_IN : in std_logic_vector (31 downto 0)。LOAD : in std_logic。USE 。這里使用的是1個(gè)2路32位的鎖存器。鎖存器的最主要作用是緩存，其次完成高速的控制其與慢速的外設(shè)的不同步問題，再其次是解決驅(qū)動(dòng)的問題，最后是解決一個(gè) I/O 口既能輸出也能輸入的問題。 圖45 標(biāo)準(zhǔn)信號(hào)計(jì)數(shù)器的模塊文件 圖46 被測(cè)信號(hào)計(jì)數(shù)器的模塊文件 鎖存器的設(shè)計(jì)鎖存器是一種對(duì)脈沖電平敏感的存儲(chǔ)單元電路，它們可以在特定輸入脈沖電平作用下改變狀態(tài)。END ARCHITECTURE。END PROCESS。 END IF。 then TEMP=39。PROCESS(s_en) BEGIN IF falling_edge(s_en) THEN IF s_en=39。 END IF。139。139。)。 THEN s_t=(OTHERS=39。BEGINPROCESS(clr,sign) BEGIN IF clr = 39。ARCHITECTURE rt2 OF s_counter ISsignal TEMP: std_logic:=39。 s_t :buffer std_logic_vector(31 downto 0) )。 sign :in std_logic。ENTITY s_counter IS PORT( s_en :in std_logic。USE 。被測(cè)信號(hào)計(jì)數(shù)器的VHDL程序如下：LIBRARY IEEE。END ARCHITECTURE。 END IF。139。139。)。 THEN c_t=(OTHERS=39。ARCHITECTURE rt1 OF c_counter ISBEGINPROCESS(clr,clk) BEGIN IF clr = 39。 c_t :buffer std_logic_vector(31 downto 0) )。 clr :in std_logic。USE 。USE 。本設(shè)計(jì)需要兩個(gè)32位計(jì)數(shù)器，分別對(duì)標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)進(jìn)行計(jì)數(shù)。本設(shè)計(jì)對(duì)計(jì)數(shù)器的要求比較高，因?yàn)橐獙?duì)200MHZ的信號(hào)進(jìn)行計(jì)數(shù)，故采用32位的計(jì)數(shù)器，其計(jì)數(shù)最大值為4294967296，足以達(dá)到設(shè)計(jì)要求。它主要的指標(biāo)在于計(jì)數(shù)器的位數(shù)，常見的有3位和4位的。計(jì)數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計(jì)算機(jī)的控制器中對(duì)指令地址進(jìn)行計(jì)數(shù)，以便順序取出下一條指令，在運(yùn)算器中作乘法、除法運(yùn)算時(shí)記下加法、減法次數(shù)，又如在數(shù)字儀器中對(duì)脈沖的計(jì)數(shù)等等。D型觸發(fā)器的模塊文件如下圖44。END PROCESS。 qn=NOT d。139。ARCHITECTURE rt3 of d ISBEGIN PROCESS(clk) BEGIN IF (clk39。 q,qn :out std_logic )。ENTITY d IS PORT( d :in std_logic。故D型觸發(fā)器的VHDL程序如下：LIBRARY IEEE。在使用EDA技術(shù)對(duì)FPGA內(nèi)部數(shù)字電路的設(shè)計(jì)中，最大的優(yōu)點(diǎn)就是可以根據(jù)設(shè)計(jì)的需要，定制相應(yīng)的器件，對(duì)于某些不用的引腳可以不用設(shè)計(jì)。當(dāng)然，在輸入D置0時(shí)，輸出Q不是馬上置0，而是時(shí)鐘脈沖上升沿到來時(shí)才置0。D型觸發(fā)器在設(shè)計(jì)中的作用十分重大，它是等精度計(jì)數(shù)的核心。這樣，輸入端受干擾的時(shí)間大大縮短，受干擾的可能性就降低了。如果在CP 高電平期間輸入端出現(xiàn)干擾信號(hào)，那么就有可能使觸發(fā)器的狀態(tài)出錯(cuò)。FPGA芯片內(nèi)部設(shè)計(jì)框圖如下圖43所示。當(dāng)預(yù)置門限信號(hào)為低電平(門限時(shí)間結(jié)束)時(shí)，同時(shí)被測(cè)信號(hào)的上升沿到來時(shí)，D觸發(fā)器工作將輸出端置0，同時(shí)關(guān)閉計(jì)數(shù)器的計(jì)數(shù)。計(jì)數(shù)器1和計(jì)數(shù)器2是兩個(gè)32位計(jì)數(shù)器，標(biāo)準(zhǔn)頻率信號(hào)FS，從計(jì)數(shù)器1的計(jì)數(shù)輸入端輸入，經(jīng)整形后的被測(cè)信號(hào)FX，從計(jì)數(shù)器2的計(jì)數(shù)輸入端輸入。在FPGA芯片中主要有以下幾個(gè)模塊構(gòu)成，D型觸發(fā)器，2個(gè)32位計(jì)數(shù)器，2個(gè)鎖存器，NIOS II軟核處理器。Cyclone II器件相較于Cyclone而言包含了許多新的特性，如嵌入存儲(chǔ)器、嵌入乘法器、PLL和低成本的封裝等。其連線如圖42所示：圖42 放大整形電路圖 標(biāo)準(zhǔn)信號(hào)產(chǎn)生模塊設(shè)計(jì)本設(shè)計(jì)采用的是Altera公司生產(chǎn)的DE2開發(fā)板，在開發(fā)板上有50MHZ的晶振，我們只需將晶振的引腳與我們?cè)O(shè)計(jì)的FPGA芯片對(duì)應(yīng)配置就可以了。 當(dāng)輸入電壓由低向高增加，到達(dá)V+時(shí)，輸出電壓發(fā)生突變，而輸入電壓Vi由高變低，到達(dá)V，輸出電壓發(fā)生突變，因而出現(xiàn)輸出電壓變化滯后的現(xiàn)象，可以看出對(duì)于要求一定延遲啟動(dòng)的電路，它是特別適用的. 圖41即為信號(hào)通過施密特觸發(fā)器后的波形變換情況。利用施密特觸發(fā)器狀態(tài)轉(zhuǎn)換過程中的正反饋?zhàn)饔茫梢园堰呇刈兓徛闹芷谛孕盘?hào)變換為邊沿很陡的矩形脈沖信號(hào)。施密特觸發(fā)器是一種特殊的門電路，與普通的門電路不同，施密特觸發(fā)器有兩個(gè)閾值電壓，分別稱為正向閾值電壓和負(fù)向閾值電壓。 放大整形模塊設(shè)計(jì)放大整形電路由2N2222(實(shí)際中可用常見的9018)與74F14等組成，其中2N2222組成放大電路將輸入頻率為Fx的周期信號(hào)如正弦波、三角波等進(jìn)行放大。綜上所述并根據(jù)設(shè)計(jì)要求，測(cè)頻范圍為1Hz至200MHz，單片機(jī)不能達(dá)到此要求，故采用FPGA來完成，并綜合其他因素，決定采用基于FPGA的等精度頻率測(cè)量方案。圖35 基于FPGA的頻率測(cè)量計(jì)的組成框圖基于單片機(jī)的頻率測(cè)量計(jì)設(shè)計(jì)方案主要是以單片機(jī)為基礎(chǔ)，原理簡(jiǎn)單，但由于單片機(jī)自身速度問題，測(cè)量的范圍較小。除標(biāo)準(zhǔn)信號(hào)、放大整形、液晶顯示模塊外，其他模塊可集成于FPGA芯片中，并且各邏輯模塊用硬件描述語(yǔ)言VHDL來描述其功能，然后通過EDA開發(fā)平臺(tái)，如QuartusⅡ?qū)υO(shè)計(jì)文件自動(dòng)地完成邏輯編譯、邏輯化簡(jiǎn)、綜合及優(yōu)化、邏輯布局布線、邏輯仿真，最后對(duì)FPAG芯片進(jìn)行編程，以實(shí)現(xiàn)系統(tǒng)的設(shè)計(jì)要求。隨著EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)和微電子技術(shù)的進(jìn)步，F(xiàn)PGA的時(shí)鐘延遲可達(dá)到ns級(jí)，結(jié)合其并行工作方式，在超高速、實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景；并且FPGA具有高集成度、高可靠性，幾乎可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小其體積，具有可編程型和實(shí)現(xiàn)方案容易改動(dòng)的特點(diǎn)，有利于產(chǎn)品的研制和后期升級(jí)。 基于FPGA的測(cè)頻方案在較高精度和高速測(cè)量的要求下，必須采用較高的標(biāo)準(zhǔn)頻率信號(hào)；而單片機(jī)受本身時(shí)鐘頻率和若干指令運(yùn)算的限制，測(cè)頻速度較慢，無法滿足高速、高精度的測(cè)頻要求。74LS393的最大計(jì)數(shù)速率可達(dá)35MHz，與AT89C51內(nèi)的一個(gè)定時(shí)器組成24位的計(jì)數(shù)器，其最大計(jì)數(shù)值為2241=16777215，分辨率大大提高。采用74LS393的理由是：AT89C51內(nèi)有2個(gè)16位的二進(jìn)制加法計(jì)數(shù)器，一個(gè)用作定時(shí)器，另一個(gè)用作脈沖計(jì)數(shù)。閘門開時(shí)矩形脈沖送到74LS393進(jìn)行。與門74LS08作為計(jì)數(shù)閘門，方波信號(hào)被送到與門的一個(gè)輸入端，與門的另一個(gè)輸入端連接1s門控信號(hào)。系統(tǒng)如圖34所示。表31所列為在10MHz時(shí)閘門時(shí)間與最大允許誤差的對(duì)應(yīng)關(guān)系。閘門時(shí)間越長(zhǎng)，標(biāo)準(zhǔn)頻率越高，測(cè)頻的相對(duì)誤差就越小。測(cè)量閘門時(shí)間Td的選取，除滿足δm式的最大測(cè)量誤差外，還應(yīng)保證大于一個(gè)被測(cè)信號(hào)周期Tx。在整個(gè)頻率測(cè)量范圍內(nèi)，精度恒定，實(shí)現(xiàn)了等精度測(cè)量。當(dāng)閘門控制信號(hào)經(jīng)過Tc時(shí)間結(jié)束時(shí)，也要等到被測(cè)信號(hào)的上升沿到來時(shí)才同時(shí)停止對(duì)標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)的計(jì)數(shù)，并讀取此時(shí)的計(jì)數(shù)值。測(cè)量精度與閘門時(shí)間的關(guān)系分析如下。由此可見，對(duì)于傳統(tǒng)頻率測(cè)量方法若是要達(dá)到高精度的要求，必須對(duì)被測(cè)頻率分段測(cè)量，對(duì)于較低頻率用周期測(cè)量，對(duì)較高頻率用頻率法測(cè)量。T=NTr/，N反映了M個(gè)信號(hào)周期的平均值利用周期測(cè)量法在一定信號(hào)頻率范圍內(nèi)，通過調(diào)節(jié)分頻系數(shù)M，可以較好地解決測(cè)量數(shù)度與實(shí)時(shí)性的矛盾。例如若被測(cè)信號(hào)為10Hz,%，則最短閘門時(shí)間為 T=N/f=1000s （32）這樣的測(cè)量周期根本是不可能接受的，可見頻率測(cè)量法不適用于低頻信號(hào)的測(cè)量。閘門開啟時(shí)，計(jì)數(shù)器開始計(jì)數(shù)，閘門關(guān)閉停止計(jì)數(shù)。 直接測(cè)頻法即在一定閘門時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)，下圖31為直接測(cè)頻法的原理圖。測(cè)量頻率的方法有多種，其中等精度測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于現(xiàn)測(cè)量、過程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。NIOS II IDE閃存編程器已做了預(yù)先配置，能夠用于NIOS II開發(fā)套件中的所有單板，而且能夠輕易地引入到用戶硬件中。FPGA配置 如果使用一個(gè)配置控制器（例如用在Nios開發(fā)板中的配置控制器），F(xiàn)PGA能夠在上電復(fù)位時(shí)從閃存獲取配置數(shù)據(jù)。閃存編程器管理多種數(shù)據(jù)，如下表21所示。任何連接到FPGA的兼容通用閃存接口（CFI）的閃存器件都可以通過NIOS II IDE閃存編程器來燒結(jié)。圖25 調(diào)試信息查看——寄存器顯示許多使用NIOS II處理器的設(shè)計(jì)都在單板上采用了閃存，可以用來存儲(chǔ)FPGA配置數(shù)據(jù)或NIOS II編程數(shù)據(jù)。調(diào)試信息查看使用戶可以訪問本地變量、寄存器、存儲(chǔ)器、斷點(diǎn)以及表達(dá)式賦值函數(shù)。NIOS II IDE調(diào)試器通過JTAG調(diào)試模塊和目標(biāo)硬件相連。NIOS II IDE調(diào)試器包含如下的基本調(diào)試功能：運(yùn)行控制，調(diào)用堆棧查看，軟件斷點(diǎn)，反匯編代碼查看，調(diào)試信息查看，指令集仿真器。 NIOS II IDE包含一個(gè)強(qiáng)大的、在GNU調(diào)試器基礎(chǔ)之上的軟件調(diào)試器－GDB。NIOS II IDE中編譯/鏈接設(shè)置的任何改變都會(huì)自動(dòng)映射到這個(gè)自動(dòng)生成的makefile中。NIOS II IDE為GCC編譯器提供了一個(gè)圖形化用戶界面，NIOS II IDE編譯環(huán)境使設(shè)計(jì)Altera的NIOS II處理器軟件更容易，它提供了一個(gè)易用的按鈕式流程，同時(shí)允許開發(fā)人員手工設(shè)置高級(jí)編譯選項(xiàng)。NIOS II IDE文本編輯器是一個(gè)成熟的全功能源文件編輯器。軟件組件包括：NIOS II運(yùn)行庫(kù)（或者稱為硬件抽象層（HAL）)，輕量級(jí)IP TCP/IP 庫(kù) NIOS II 版本，MicroC/OSII實(shí)時(shí)操作系統(tǒng)(RTOS)，Altera壓縮文件系統(tǒng)。圖24 軟件工程模板NIOS II IDE使開發(fā)人員通過使用軟件組件能夠快速地定制系統(tǒng)。通過覆蓋工程目錄下的代碼或者導(dǎo)入工