【正文】 9。139。event THEN IF ttemp=99 THEN ttemp:=0。139。 ARCHITECTURE A OF PIN1MHZ_1 IS BEGIN PROCESS(clkin) variable ttemp : INTEGER RANGE 0 TO 99。 clkout : OUT STD_LOGIC)。 USE 。 LIBRARY IEEE。 PIN1MHZ的封裝圖如 22所示，圖中 CLKIN為接入的 100MHZ信號(hào)，圖中 CLKOUT為接到 CNT的 CLK的 1MHZ的信號(hào)。下面分別介紹三個(gè)模塊的結(jié)構(gòu)和實(shí)現(xiàn)方法。 14 圖 21 數(shù)字頻率計(jì)的原理框圖 為了實(shí)現(xiàn)系統(tǒng)功能，測(cè)頻控制信號(hào)發(fā)生器 TESTCTL、計(jì)數(shù)器 CNT鎖存器REG32B 存在一個(gè)工作時(shí)序的問(wèn)題，設(shè)計(jì)時(shí)需要綜合考慮 。 將八 個(gè)十進(jìn)制計(jì)數(shù)器 CNT10 級(jí)聯(lián)起來(lái)實(shí)現(xiàn) 8 位十進(jìn)制計(jì)數(shù)功能 []。有一時(shí)鐘使能輸入端 ENA，用于鎖定計(jì)數(shù)值。在這里使用了鎖存器，好處是可以穩(wěn)定顯示數(shù)據(jù)，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。 REG32B 為鎖存器。 根據(jù)數(shù)字頻率計(jì)的系統(tǒng)原理 ， CNT 控制信號(hào)發(fā)生器。數(shù)字頻率計(jì)的原理框圖如圖 21 所示。 對(duì) FPGA 的特點(diǎn) VHDL 的優(yōu)點(diǎn)加一詳細(xì)的說(shuō)明，對(duì) MAX+PLUS II 的各個(gè)方面從各方面加以說(shuō)明，對(duì)本設(shè)計(jì)的將要用到的 EP1K50 芯片也做了介紹， 13 2 軟件設(shè)計(jì)及功能仿真 系統(tǒng)的總體設(shè)計(jì) 當(dāng)系統(tǒng)正常工作時(shí)， 由系統(tǒng)時(shí)鐘 提供的 100MHz 的輸入信號(hào)，經(jīng)過(guò) 信號(hào)源模塊 ，先通過(guò) 100 分頻產(chǎn)生 1MHZ 的時(shí)鐘信號(hào) ， 再將 1MHZ 的時(shí)鐘信號(hào)分頻產(chǎn)生多種頻率輸出 ， 其中 1HZ 的輸出頻率被作為控制模塊的時(shí)鐘輸入 ， 7812HZ 的輸出頻率被作為顯示模塊的時(shí)鐘輸入 ， 由控制模塊產(chǎn)生的計(jì)數(shù)使能信號(hào) testen 和清零信號(hào) clr 對(duì)計(jì)數(shù)模塊進(jìn)行控制，而由其產(chǎn)生的鎖存信號(hào) load 對(duì)鎖存模塊進(jìn)行控制，一旦計(jì)數(shù)使能信號(hào)為高電平，并且時(shí)鐘上升沿到來(lái)，計(jì)數(shù)器便開(kāi)始正常計(jì)數(shù)，清零信號(hào)到來(lái)則計(jì)數(shù)清零，而當(dāng)鎖存信號(hào)為高電平時(shí)，數(shù)據(jù)便被鎖存器鎖存， 然后將鎖存的數(shù)據(jù)輸出到顯示模塊顯示出來(lái)，數(shù)據(jù)鎖存保證 系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼驅(qū)動(dòng)電路將二進(jìn)制表示的計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在七段數(shù)碼顯示管上可以顯示的十進(jìn)制結(jié)果。標(biāo)準(zhǔn)頻率可由穩(wěn)定度好、精度高的高頻率晶體振蕩器產(chǎn)生，在保證測(cè)量精度不變的前提下，提高標(biāo)準(zhǔn)信號(hào)頻率，可使閘門(mén)時(shí) 12 間縮短，即提高測(cè)試速度 [14]。fs) (14) 由上式可以看出，測(cè)量頻率的相對(duì)誤差與被測(cè)信號(hào)頻率的大小無(wú)關(guān)，僅與閘門(mén)時(shí)間和標(biāo)準(zhǔn)信號(hào)頻率有關(guān)，即實(shí)現(xiàn)了整個(gè)測(cè)試頻段的等精度測(cè)量。 fs (11) 由式 11 可知，若忽略標(biāo)頻 fs 的誤差，則等精度測(cè)頻可能產(chǎn)生的相對(duì)誤差 如式(12): δ=(|fxc fx|/fxe)100% (12) 其中 fxe 為被測(cè)信號(hào)頻率的準(zhǔn)確值。 11 圖 13 等精度測(cè)頻實(shí)現(xiàn)原理 誤差分析 設(shè)在一次實(shí)際閘門(mén)時(shí)間 τ 中計(jì)數(shù)器對(duì)被測(cè) 信號(hào)的計(jì)數(shù)值為 Nx，對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值為 Ns。則等精度測(cè)量方法測(cè)量精度與預(yù)置門(mén)寬度的標(biāo)準(zhǔn)頻率有關(guān)，與被測(cè)信號(hào)的頻率無(wú)關(guān)。 CNT CNT2 同時(shí)對(duì)標(biāo)準(zhǔn)頻率信號(hào)和經(jīng)整形后的被測(cè)信號(hào)進(jìn)行計(jì)數(shù)，分別為 NC 與 NX。 CNT1 和 CNT2 是 兩個(gè)可控計(jì)數(shù)器，標(biāo)準(zhǔn)頻率信號(hào)從 CNT1 的時(shí)鐘輸入端 CLK 輸入；經(jīng)整形后的被測(cè)信號(hào)從 CNT2 的時(shí)鐘輸入端 CLK 輸入?？梢钥闯觯瑢?shí)際閘門(mén)時(shí)間 τ 與預(yù)置閘門(mén)時(shí)間 τ1 并不嚴(yán)格相等，但差值不超過(guò)被測(cè)信號(hào)的一個(gè)周期。首先給出閘門(mén)開(kāi)啟信號(hào) (預(yù)置閘門(mén)上升沿 )，此時(shí)計(jì)數(shù)器并不開(kāi)始計(jì)數(shù)，而是等到被 10 測(cè)信號(hào)的上升沿到來(lái) 時(shí)，計(jì)數(shù)器才真正開(kāi)始計(jì)數(shù)。其測(cè)頻原理如圖 11所示 。它的閘門(mén)時(shí)間不是固定的值，而是被測(cè)信號(hào)周期的整數(shù)倍，即與被測(cè)信號(hào)同步，因此，測(cè)除了對(duì)被測(cè)信號(hào)計(jì)數(shù)所產(chǎn)生 177。在數(shù)碼顯示管上可以看到計(jì)數(shù)結(jié)果 [2]。鎖存信號(hào)之后，必須由清零信號(hào) CLR_CNT 對(duì)計(jì)數(shù)器進(jìn)行清零，為下一秒鐘的計(jì)數(shù)操作做準(zhǔn)備。當(dāng) TSTEN 為高電平時(shí)，允許計(jì)數(shù)；低電平時(shí)，停止計(jì)數(shù)，并保持其所計(jì)的數(shù)。 計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)脈沖個(gè)數(shù)。 當(dāng)系統(tǒng)正常工作時(shí)，脈沖發(fā)生器提供的 1 Hz 的輸入信號(hào)，經(jīng)過(guò)測(cè)頻控制信號(hào)發(fā)生器進(jìn)行信號(hào)的變換，產(chǎn)生計(jì)數(shù)信號(hào)，被 測(cè)信號(hào)通過(guò)信號(hào)整形電路產(chǎn)生同頻率的矩形波，送入計(jì)數(shù)模塊，計(jì)數(shù)模塊對(duì)輸入的矩形波進(jìn)行計(jì)數(shù)，將計(jì)數(shù)結(jié)果送入鎖存器中，保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼驅(qū)動(dòng)電路將二進(jìn)制表示的計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在七段數(shù)碼顯示管上可以顯示的十進(jìn)制結(jié)果。本文的設(shè)計(jì)是采用等精度測(cè)量的方法，所以可以得到整個(gè)頻段內(nèi)較高的準(zhǔn)確度。由此可知直接測(cè)頻法的測(cè)量準(zhǔn)確度與信號(hào)的頻率有關(guān)：當(dāng)待測(cè)信號(hào)頻率較高時(shí)，測(cè)量準(zhǔn)確度也較高，反之測(cè)量準(zhǔn)確度也較低。由于閘門(mén)的起始和結(jié)束時(shí)刻對(duì)于信號(hào)來(lái)說(shuō)是隨機(jī)的，將會(huì)有一個(gè)脈沖周期的量化誤差。當(dāng)采用 100MHz 的信號(hào)作為標(biāo)準(zhǔn)信號(hào)時(shí)，誤差最大為 。當(dāng)門(mén)控信號(hào)變?yōu)?0 時(shí)，使能信號(hào)并不是立即改變，而是當(dāng)被測(cè)信號(hào)的下一個(gè)上升沿到來(lái)時(shí)才變?yōu)?0，計(jì)數(shù)器停止計(jì)數(shù)。 為克服低頻段測(cè)量的不準(zhǔn)確問(wèn)題，采用門(mén)控信號(hào)和被測(cè)信號(hào)對(duì)計(jì)數(shù)器的使能信號(hào)進(jìn)行雙重控制，大大提高了準(zhǔn)確度。 數(shù)字頻率計(jì)的設(shè)計(jì)原理實(shí)際上是測(cè)量單位時(shí)間內(nèi)的周期數(shù)。 ACEX EP1K50 具有典型門(mén)數(shù) 50000 門(mén)，邏輯單元 2880 個(gè)，嵌入系統(tǒng)塊 10 個(gè)，完全符合單片實(shí)現(xiàn) DDS 電路的要求。 （ 3）器件內(nèi)核采用 電壓，功耗低，能夠提供高達(dá) 250MHz 的雙向 I/O 功能，完全支持 33MHz 和 66MHz 的 PCI 局部總線標(biāo)準(zhǔn)。它具有如下特點(diǎn) [15]： （ 1） ACEX 1K 采用查找表（ LUT）和 EAB（嵌入式陣列塊）相結(jié)合的結(jié)構(gòu)，特別適用于實(shí)現(xiàn)復(fù)雜邏輯功能存儲(chǔ)器功能，例如通信中應(yīng)用的數(shù)字信號(hào)處理、多通道數(shù)據(jù)處理、數(shù)據(jù)傳遞和微控制等。 （ 4） MAX+PLUS II 提供了器件編程和配置及在 線幫助。 （ 2）通過(guò) MAX+PLUS II 編輯器可完成：設(shè)計(jì)項(xiàng)目的規(guī)則檢查、邏輯綜合與適配、多器件劃分、自動(dòng)錯(cuò)誤定位、定時(shí)驅(qū)動(dòng)編輯和開(kāi)放核環(huán)境等，同時(shí)產(chǎn)生報(bào)告文件、編程文件和用于時(shí)序仿真的輸出文件。經(jīng)過(guò)校驗(yàn)的 HDL 網(wǎng)絡(luò)表文件，使器件實(shí)現(xiàn)最優(yōu)化的設(shè)計(jì)。 MAX+PLUS II 軟件具有核開(kāi)放的功能，它允許設(shè)計(jì)人員增添自己的宏函數(shù)。 （ 5） MAX+PLUS II 軟件支持硬件描述語(yǔ)言 VHDL 和其他 HDL 設(shè)計(jì)輸入選項(xiàng)，包括VerilogHDL 和 AHDL。 （ 4） MAX+PLUS II 提供豐富的庫(kù)單元供使用著調(diào)用，以減輕設(shè)計(jì)人員的工作量，也可成倍的縮短設(shè)計(jì)周期。支持 MAX、 FLEX 及 Classic系列器件， MAX+PLUS II 的設(shè)計(jì)輸入、處理與校驗(yàn)功能全部集成在統(tǒng)一的開(kāi)發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試，縮短開(kāi)發(fā)周期?？苫?Windows 、 Windows 、 Windows98 和 Windows2021 操作系統(tǒng)下運(yùn)行，也可在 Sun SPAC Station、HP9000Series 700/800 和 IBM RISC System/6000 工作站運(yùn)行。 MAX+PLUS II 簡(jiǎn)介 MaxPlusⅡ是 Altera 公司開(kāi)發(fā)的一個(gè)完全集成化 、易學(xué)易用的的可編程邏輯設(shè)計(jì)環(huán)境，可以在多個(gè)平臺(tái)上運(yùn)行。 設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必 6 管最終設(shè)計(jì)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。反過(guò)來(lái)，設(shè)計(jì)者換可以容易地從綜合和優(yōu)化的電路獲得設(shè)計(jì)信息，返回去修改 VHDL 設(shè)計(jì)描述，使之更加完善。 這種方式突破了門(mén)級(jí)設(shè)計(jì)的瓶頸，極大地減少了電路設(shè)計(jì)的時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開(kāi)發(fā)成本。 VHDL 中 設(shè)計(jì)實(shí)體的概念、程序包的概念、設(shè)計(jì)庫(kù)的概念為設(shè)計(jì)的分解和并行工作提工了有利的支持。 （ 3） VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。就目前流行的 EDA工具和 VHDL綜合器而 言，將基于抽象的行為描述風(fēng)格的 VHDL程序綜合成為具體的 FPGA 和 CPLD 等目標(biāo)器件的網(wǎng)表文件已不成問(wèn)題，只是在綜合與優(yōu)化效率上略有差異。應(yīng)用 VHDL 進(jìn)行工程設(shè)計(jì)的 優(yōu) 點(diǎn)是多方面的，具體如下： （ 1） 與其他的硬件描述語(yǔ)言相比， VHDL 具有更強(qiáng)的行為描述能力。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與語(yǔ)句十 分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。此后， VHDL 在電子領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)硬件描述語(yǔ)言 []。 VHDL 語(yǔ)言及 優(yōu) 點(diǎn)概述 VHDL 的 英 文 全 名 是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年， 1987 年底， VHDL 被 IEEE 和美國(guó)國(guó)防部確 5 認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。 概括地說(shuō)， FPGA 具有下列特點(diǎn)：高密度、高速率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本、設(shè)計(jì)靈活方便，可無(wú)限次反復(fù)編程，并可現(xiàn)場(chǎng)模擬調(diào)試驗(yàn)證。它利用計(jì)算機(jī)輔助設(shè)計(jì)，繪制出實(shí)現(xiàn)用戶邏輯的原理圖、編輯布爾方程或用硬件描述語(yǔ)言等方式作為設(shè)計(jì)輸出；然后經(jīng)一系列轉(zhuǎn)換程序、自動(dòng)布局布線、模擬仿真 的過(guò)程；最后生成配置 FPGA 器件的數(shù)據(jù)文件，對(duì) FPGA 器件初始化。 FPGA 是現(xiàn)在可編程門(mén)列陣的簡(jiǎn)稱。除數(shù)碼管、放大整形和標(biāo)頻信號(hào)外，其它模塊可 集成于 FPGA 芯片中，并且各邏輯模塊用硬件描述語(yǔ)言 HDL 來(lái)描述其功能，如用 VHDL 或 AHDL 來(lái)對(duì)各功能模塊進(jìn)行邏輯描述。 4 概述 FPGA 及特點(diǎn)概述 FPGA 是 20 世紀(jì) 90 年代發(fā)展起來(lái)的大規(guī)模可編程邏輯器件，隨著 EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)和微電子技術(shù)的進(jìn)步， FPGA 的時(shí)鐘延遲可達(dá)到 ns 級(jí)，結(jié)合其并行工作方式，在超高速、實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景；并且 FPGA 具有高集成度、高可靠性，幾乎可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小其體積。 方案二：采用點(diǎn)陣字符型 LCD 液晶顯示，可以顯示數(shù)字與阿拉伯字母等字符，隨著半導(dǎo)體技術(shù)的發(fā)展， LCD 的液晶顯示越來(lái)越廣泛的應(yīng)用于各種顯示場(chǎng)合。 因此選用第三種方案。在快速測(cè)量的要求下，要保證較高精度的測(cè)頻，必須采用較高的標(biāo)準(zhǔn)頻率信號(hào)。 1個(gè)脈沖誤差，并且測(cè)試精度與計(jì)數(shù)器中的記錄的數(shù)值有關(guān)，不便于高頻信號(hào)的測(cè)量。測(cè)頻法就是在確定的閘門(mén)時(shí)間內(nèi)，記錄被測(cè)信號(hào)的脈沖個(gè)數(shù)。 1 個(gè)脈沖誤差，并且測(cè)試精度與計(jì)數(shù)器中的記錄的數(shù)值有關(guān)，為了保證測(cè)試精度，測(cè)周期法僅適用于低頻信號(hào)的測(cè)量。 3 1 總體設(shè)計(jì) 系統(tǒng)設(shè)計(jì)方案論證 1)頻率測(cè)量方案 方案一：采用周期法。 本文用 VHDL在 CPLD 器件上實(shí) 現(xiàn)一種 8 位 數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測(cè)信號(hào)的頻率，不僅能夠測(cè)量正弦波、方波和三角波等信號(hào)的頻率，而且還能對(duì)其他多種物理量