【正文】 器件符號(hào)使能初學(xué)者在較短的時(shí)間里利用圖形編輯設(shè)計(jì)出需要的電路?？梢允褂?QuartusII 帶有的 RTL Viewer 觀察綜合后的 RTL 圖。 QuartusII 支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 10 式完成的模塊（元件 ） 進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計(jì)的問題。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些 Altera 特定器件的硬件功能，如各類片上存儲(chǔ)器、 DSP 模 塊、 LVDS 驅(qū)動(dòng)器、 PLL 以及 SERDES 和DDIO 電路模塊等。 此外， QuartusII 還包含許多十分有用的 LPM（ Library of Parameterized Modules）模塊，它們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分，在 SOPC 設(shè)計(jì)中被大量使用，也可以與 QuartusII 普通設(shè)計(jì)文件一起使用。還可以通過選擇 Compiler Tool（ Tools 菜單 ） ，在 Compiler Tool 窗口中運(yùn)行該模塊來啟動(dòng)編譯器模塊。 Synthesis）、適配器（ Fitter）、裝配器（ Assembler）、時(shí)序分析器（ Timing Analyzer）、設(shè)計(jì)輔助模塊（ Design Assistant）、 EDA 網(wǎng)表文件生成器（ EDA Netlist Writer）、編輯數(shù)據(jù)接口（ Compiler Database Interface）等。 QuartusII 包括模塊化的編譯器。同樣， QuartusII 具備仿真功能，同時(shí)也支持第三方的仿真工具，如 ModelSim。 QuartusII 設(shè)計(jì)工具完全支持VHDL、 Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL、 Verilog 邏輯綜合器。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 QuartusII 概述 QuartusII 是 Altera 提供的 FPGA/CPLD 開 發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。由于 VHDL 是一 個(gè)成熟的定義型語言，可以確保 ASIC蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 9 廠商交付優(yōu)良質(zhì)量的器件產(chǎn)品。 VHDL 語 言的效率之一，就是如果你的設(shè)計(jì)是被綜合 到一個(gè) CPLD 或 FPGA 的話，則可以使你設(shè)計(jì)的產(chǎn)品以最快速度上市。另外， VHDL 語言的 語法比較規(guī)范，從而其可讀性比較好，給閱讀和使用都帶來了極大的好處。從一個(gè)仿真工 具移植到另一個(gè)仿真工具，從一個(gè)綜合工具移植到另一個(gè)綜合工具，從一個(gè)工 作平臺(tái)移植到另一個(gè)工作平臺(tái)去執(zhí)行。 (4)VHDL 語言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用。 VHDL 語言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒有嵌入描述 與工藝相關(guān)的信息，不會(huì)因?yàn)楣に囎兓姑枋鲞^時(shí)。 VHDL 語言能進(jìn)行系統(tǒng)級(jí)的硬件描述是它的 一個(gè)最突出的優(yōu)點(diǎn)。 (2)系統(tǒng)硬件描述能力強(qiáng)。其范圍之廣是其它 HDL 語言所不能比擬的。 (1)設(shè)計(jì)功能強(qiáng)、方法靈活、支持廣泛。 VHDL 和可編程邏輯器件的結(jié)合作為一種強(qiáng)有力的設(shè)計(jì)方式，將為設(shè)計(jì)者的產(chǎn)品上市帶來創(chuàng)紀(jì)錄的速度 。就目前流行的 EDA 工具和VHDL 綜合器而言，將基于抽象的行為描述風(fēng)格的 VHDL 程序綜合成為具體的 FPGA和 CPLD 等目標(biāo)器件的網(wǎng)表 文件 己不成問題。與其它的 HDL 相 比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。 1996 年 IEEE 成為 VHDL 綜合標(biāo)準(zhǔn)。此后， VHDL 在電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn) HDL。 1987年底， VHDL 被 IEEE(The Institute of Electrical and Electronics Engineers)確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。 語 言簡(jiǎn)介 VHDL 是超高速集成電路硬件描述語言的英文字頭縮寫簡(jiǎn)稱，其英文全名是VeryHigh Speed Integrated Circuit Hardware Description Language。就 FPGA/CPLD開 發(fā)來說， VHDL 語言是最常用和流行的硬件描述語言之一。 計(jì)與工藝技術(shù)無關(guān)。 ，降低了硬件電路的設(shè)計(jì)難度。然后利用綜合器和適配器將此程序變成能控 制 FPGA 和 CPLD 內(nèi)部結(jié)構(gòu)、并實(shí)現(xiàn)相應(yīng)邏輯功能的門級(jí)或更底層的結(jié)構(gòu)網(wǎng)表 文件和下載文件。 HDL 是用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它描述電子系統(tǒng)的邏輯功能、電 路結(jié)構(gòu)和連接方式。該系統(tǒng)可以接受指定 的測(cè)試點(diǎn)，在 FPGA 數(shù)組中可以直接觀測(cè) (就像軟件模擬中一樣 )，所以大大 提高了仿真的準(zhǔn)確性和效率。針對(duì)這個(gè)問 題，國(guó)際上出現(xiàn)了用 FPGA數(shù)組對(duì) ASIC 進(jìn)行硬件仿真的系統(tǒng) (如 Quickturn 公司的硬件仿真系統(tǒng) )。這種矛盾來自于 FPGA 本身的結(jié)構(gòu)局限性， 短期內(nèi)很難得到很好的解決。 最新的一些 FPGA 產(chǎn)品集成了通用的 RAM 結(jié)構(gòu)。但在芯片利用率提高，或者芯片 I/O 引出端很多的情況下，微小的修改往往會(huì)降低芯片的布通率 。 (3).FPGA/CPLD 的容量和 I/O 數(shù)目都是有限的，因此，一個(gè)較大的電路必 須經(jīng)過邏輯劃分 ((Logic Partition)才能用多個(gè) FPGA/CPLD 芯片實(shí)現(xiàn)，劃分算法 的優(yōu)劣直接影響設(shè)計(jì)的性能 。同時(shí)，如果電路較大，需要經(jīng)過劃分才 能實(shí)現(xiàn)，由于引出端的延遲時(shí)間，更加大了延遲時(shí)間和時(shí)序偏移。 這就要求設(shè)計(jì)人員更加了解FPGA/CPLD 設(shè)計(jì)軟件的特點(diǎn)，才能得到優(yōu)化的設(shè)計(jì) 。 Optimization)，以得到易于實(shí)現(xiàn)的結(jié)果，因此，最終設(shè)計(jì)和原始設(shè)計(jì)之間在邏輯實(shí)現(xiàn)和時(shí)延方面具有一定的差異。 同時(shí)， FPGA/CPLD 設(shè)計(jì)方法也有其局限性。利用它們可實(shí)現(xiàn)幾乎任何形式的數(shù)字電路 或數(shù)字系 統(tǒng)的設(shè)計(jì)。 (5).功能強(qiáng)大，應(yīng)用廣闊。美國(guó) TI 公司認(rèn)為，一個(gè) ASIC 80 %的功能可用 IP 芯核等現(xiàn)成邏輯合成。由于開發(fā)工具的通用性、設(shè)計(jì)語言 的標(biāo)準(zhǔn)化以及設(shè)計(jì)過程幾乎與所用的FPGA/ CPLD 器件的硬件結(jié)構(gòu)沒有關(guān) 系，所以設(shè)計(jì)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎 可用于任何型號(hào)的 FPGA/ CPLD 中，由此還可以 以 知識(shí)產(chǎn)權(quán)的方式得到確認(rèn)，并 被注冊(cè)成為所謂的 IP 芯核，從而使得片上系統(tǒng)的產(chǎn)品設(shè)計(jì)效率大幅度提高。由于 FPGA/CPLD 的集成規(guī) 模非常大，集成度可達(dá)數(shù)百萬門。除了不存在 MCU 所特有的復(fù)位不可靠與 PC 可能跑飛 等固有缺陷外，F(xiàn)PGA/CPLD 的高可靠性還表現(xiàn)在幾乎可將整個(gè)系統(tǒng)下載于同 一芯片中，從而大大縮小了體積，易于管理和屏蔽。 (3).高可靠性。 (2).高速。這種編程方式可輕易地實(shí)現(xiàn)紅外編程、超聲編程或無 線編程，或通過電話線遠(yuǎn)程在線編程。 FPGA/CPLD 產(chǎn)品越來越多地采 用了先進(jìn)的 邊界掃描測(cè)試 (BST)技術(shù) (由聯(lián)合測(cè)試行動(dòng)小組， JTAG 開發(fā) )和 ISP(在系統(tǒng)配置編程方式 )。 用 FPGA/CPLD 進(jìn)行開發(fā)的優(yōu)缺點(diǎn) 我們認(rèn)為，基于 EDA 技術(shù)的 FPGA/CPLD 器件的開發(fā)應(yīng)用可以從根本上解 決 MCU所遇到的問題。在系統(tǒng)不加電時(shí)，編程數(shù)據(jù)存儲(chǔ)在 EPROM、硬盤、或軟盤中。用下載電纜編程的器件，只要先將器件裝焊在印刷電路板上，通過 PC, SUN 工作站、 ATE(自動(dòng)測(cè)試儀 )或嵌入式微處理器系統(tǒng)，就能產(chǎn)生編程所用的標(biāo)準(zhǔn) 5V, 邏輯電平信號(hào)，也稱為 ISP ( In System Programmable)方式 編程，其調(diào)試和維修也很方便。基于 EEPROM 內(nèi)存技術(shù)的可編程邏輯芯片能夠重復(fù)編程 100 次以上，系統(tǒng)掉電后編程信息也不會(huì)丟失。 CPLD和 FPGA建立內(nèi)部可編程邏輯連接關(guān)系的編程技術(shù)有三種 :基于反熔絲技 術(shù)的器件只允許對(duì)器件編程一次，編程后不能修改。 FPGA 通常由布線資 源分隔的可編程邏輯單元 (或宏單元 )構(gòu)成數(shù)組，又由可編程 I/O 單元圍繞 數(shù)組構(gòu)成整個(gè)芯片。但功耗比較大。復(fù)雜可編 程邏輯器件 CPLD是由 PAL ( Programmable Array Logic，可編程數(shù)組邏輯 )或 GAL ( Generic Array Logic，通用數(shù)組邏輯 )發(fā)展而來的。 FPGA/CPLD 以其不可替代的地位及伴隨而來的極具知識(shí)經(jīng)濟(jì)特征的 IP 芯核產(chǎn)業(yè)的崛起，正越來越受到業(yè)內(nèi)人士的密切關(guān)注。特別是軟 /硬 IP 芯核 (知識(shí)產(chǎn)權(quán)芯核 。如果說 MCU 在邏輯的實(shí)現(xiàn)上是無限的 話，那么 FPGA/CPLD 不但包括了 MCU 這一特點(diǎn)，而且可以觸及硅片電路線 度的物理極限，并兼有串、并行工作方式，高速、高可靠性以及寬口徑適用性 等諸多方面的特點(diǎn)。 圖 EDA發(fā)展階段示意圖 蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 4 基于 EDA 的 FPGA/ CPLD 開發(fā) 我國(guó)的電子設(shè)計(jì)技術(shù)發(fā)展到今天，將面臨一次更大意義的突破，即 FPGA/CPLD ( Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列 /Complex Programmable Logic Device，復(fù)雜可編程邏輯器件 )在 EDA 基礎(chǔ)上的廣泛應(yīng)用。此階段 EDA技術(shù)的主要特征是支持高級(jí)語言對(duì)系統(tǒng)進(jìn)行描述，高層次綜合 (High Level Synthesis )理論得到了巨大的發(fā)展，可進(jìn)行系統(tǒng)級(jí)的仿真和綜合。這種設(shè)計(jì)方式使設(shè)計(jì)者不能預(yù)測(cè)下一階段的問題，而且每一階段是否存在問題，往往在系統(tǒng)整機(jī)調(diào)試時(shí)才確定，也很難通過局部電路的調(diào)整使整個(gè)系統(tǒng)達(dá)到既定的功能和指針，不能保證設(shè)計(jì)一舉成功。所以， 90 年代出現(xiàn)了以自動(dòng)綜合器和硬件描述語言為基礎(chǔ)，全面支持電子設(shè)計(jì)自動(dòng) 化的 ESDA(電子系統(tǒng)設(shè)計(jì)自動(dòng)化 )，即高級(jí) EDA 階段、也就是目前常說的 EDA。其作用已不僅僅是輔助設(shè)計(jì)，而且可以代替人進(jìn)行某種思維。也就是所謂的 EDA 技術(shù)中級(jí)階段。這類專蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 3 用軟件大多以微機(jī)為工作平臺(tái)，易于學(xué)用，設(shè)計(jì)中小規(guī)模電子系統(tǒng)可靠有效，現(xiàn)仍有很多這類專用軟件被廣泛應(yīng)用于工程設(shè)計(jì)。它利用計(jì)算機(jī)的圖形編輯、分析和存儲(chǔ)等能力，協(xié)助工程師設(shè)計(jì)電子系統(tǒng)的電路圖、印制電路板和集成電路板圖 。 的發(fā)展歷史 EDA 技術(shù)的發(fā)展始于 70 年代，至今經(jīng)歷了三個(gè)階段。而仿真電子系統(tǒng)的 EDA 正在進(jìn)入實(shí)用，其初期的 EDA 工具不一定需要硬件描述語言。盡管目標(biāo)系 統(tǒng)是硬件，但整個(gè)設(shè)計(jì)和修改過程如同完成軟件設(shè)計(jì)一樣方便和高效。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，在 EDA 軟件平臺(tái)上，根據(jù)硬件描述語言 HDL完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局線、仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映 射 和編程下載等工作。隨著可編程邏輯器件集成規(guī)模不斷 擴(kuò)大，自身功能的不斷完善和計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)的提高，在現(xiàn)代電子系統(tǒng)設(shè) 計(jì)領(lǐng)域中的 EDA 便應(yīng)運(yùn)而生了。這一切極大地改 變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、 設(shè)計(jì)過程、乃至設(shè)計(jì)觀念。這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來極大的靈活性。具有體積小、可靠性高、功耗低的特點(diǎn)。整個(gè)系統(tǒng)非常精簡(jiǎn)，且具有靈活的現(xiàn)場(chǎng)可更改性。 數(shù)字頻率計(jì)是通信設(shè)備、音、視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。將使整個(gè)系統(tǒng)大大簡(jiǎn)化。 數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用 ，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差 ， 可靠性差。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法， VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ Top_Down）和基于庫（ LibraryBased）的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。 EDA 是指以計(jì)算機(jī) 大規(guī)?？删幊踢?輯器件的開發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)開發(fā)軟件，自動(dòng)完成用軟件方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯 映 射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T 新 技術(shù) [1]。而集成電路 (IC)技術(shù)在微電子領(lǐng) 域占有重要的地位。then introduced the general principle of frequency measurement, utilization of precision measuring principle, using VHDL programming, use of FPGA (Field Programmable Gate Array) chip design such as the precision of a digital frequency meter, this frequency meter39。 關(guān)鍵詞 :電子設(shè)計(jì)自動(dòng) 化 ； VHDL 語言 ； 頻率測(cè)量 ； 數(shù)字頻率計(jì) 蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） II Abstract The Electronic Design Automation (EDA) technology has bee an important design method of analog and digital circuit system as the integrated circuit39。 采