【正文】 參考文獻(xiàn)[1] 潘松 黃繼業(yè) 《EDA技術(shù)實(shí)用教程》，科學(xué)出版社 [2] 趙世強(qiáng)等 《電子電路EDA技術(shù)》， 電子工業(yè)出版社 [3] 佚名 《基于VHDL語(yǔ)言設(shè)計(jì)數(shù)字頻率計(jì)》， Internet[4] 朱定華 戴汝平 《單片機(jī)微機(jī)原理與應(yīng)用》，清華大學(xué)出版社 [5] 靳達(dá) 《單片機(jī)應(yīng)用系統(tǒng)開(kāi)發(fā)實(shí)例導(dǎo)航》，人民郵電出版社 [6] 鄒逢興 《計(jì)算機(jī)硬件技術(shù)及其應(yīng)用基礎(chǔ)》， 國(guó)防科技大學(xué)出版社 [7] 李亞伯等 《最新電子電路速查手冊(cè)》，電子工業(yè)出版社 2003[8] 全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽組委會(huì) 《全國(guó)大學(xué)生電子設(shè)計(jì)大賽獲獎(jiǎng)作品精選》， 北京理工大學(xué)出版社 2004[9] 楊素行 《模擬電子技術(shù)基礎(chǔ)簡(jiǎn)明教程》（第二版）， 高等教育出版社 [10] 余孟嘗 《數(shù)字電子技術(shù)基礎(chǔ)簡(jiǎn)明教程》（第二版）， 高等教育出版社 [11] 康華光 《電子技術(shù)基礎(chǔ)》模擬部分， 高等教育出版社 1988[12] 郝鴻安 《常用數(shù)字集成電路應(yīng)用手冊(cè)》，附錄一：?jiǎn)纹瑱C(jī)主控程序state_flag equ 2bh 。最有感觸的是VHDL作為一種電子設(shè)計(jì)主流硬件的描述語(yǔ)言，在整個(gè)設(shè)計(jì)過(guò)程種顯示出來(lái)的靈活性、簡(jiǎn)易性、可操作性以及實(shí)用性是其他語(yǔ)言所難以代替的。而學(xué)習(xí)這樣一門(mén)重要的專(zhuān)業(yè)基礎(chǔ)課就顯得尤為重要。在整個(gè)設(shè)計(jì)過(guò)程中，主要研究了用VHDL語(yǔ)言實(shí)現(xiàn)各個(gè)模塊功能，達(dá)到對(duì)被測(cè)信號(hào)進(jìn)行測(cè)量、計(jì)數(shù)并將數(shù)據(jù)返回單片機(jī)完成計(jì)算，最后達(dá)到在數(shù)碼管上顯示出來(lái)的設(shè)計(jì)目的。對(duì)于占空比的測(cè)量，可以通過(guò)測(cè)量正反兩個(gè)脈寬的計(jì)數(shù)值來(lái)獲得。此外，該圖還包含了脈寬和占空比的測(cè)試功能。 顯示模塊RTL圖 整體頂視模塊。為了防止電流過(guò)大而損壞數(shù)碼管，R20~R27的電阻必須加入，起到限流的作用。例如，在某一時(shí)刻，K3為高電平，其余選通信號(hào)為低電平，這時(shí)僅K3對(duì)應(yīng)的數(shù)碼管顯示來(lái)自段信號(hào)端的數(shù)據(jù)，而其他7個(gè)數(shù)碼管呈關(guān)閉狀態(tài)。 選擇模塊仿真圖 顯示模塊 8位數(shù)碼掃描顯示電路 所示的是8位數(shù)碼掃描顯示電路，其中每個(gè)數(shù)碼管的8個(gè)段：h、g、f、e、d、c、b、a（h是小數(shù)點(diǎn)）都連在一起，8個(gè)數(shù)碼管分別由8個(gè)選通信號(hào)K1～K8來(lái)選擇。 計(jì)數(shù)器模塊仿真圖 選擇器模塊選擇器模塊程序見(jiàn)程序select1()。： 計(jì)數(shù)器RTL圖根據(jù)計(jì)數(shù)器程序COUNTER（）可知，清零信號(hào)CLR3清零后，對(duì)于計(jì)數(shù)信號(hào)BZQ來(lái)說(shuō)，它的輸出取決于計(jì)數(shù)使能信號(hào)BENA1和時(shí)鐘信號(hào)BCLK3，在使能信號(hào)為低電平“0”時(shí)，BZQ是沒(méi)有輸出的，只有在使能信號(hào)為高電平“1”時(shí)，BZQ才會(huì)根據(jù)時(shí)鐘信號(hào)BCLK3的變化而計(jì)數(shù)，在BCLK3的上升沿上，BZQ會(huì)計(jì)數(shù)，而當(dāng)下一個(gè)上升沿到來(lái)時(shí)，BZQ將會(huì)相應(yīng)地計(jì)數(shù)加1，從而達(dá)到計(jì)數(shù)的目的。VHDL規(guī)定加、減等算術(shù)操作符＋、－對(duì)應(yīng)的操作數(shù)（如式a+b中的a和b）的數(shù)據(jù)類(lèi)型只能是INTERGER(除非對(duì)算術(shù)操作符有一些特殊的說(shuō)明，如重載函數(shù)的利用)。（B）（B） 觸發(fā)器仿真圖（當(dāng)CLR1為高電平時(shí)） 計(jì)數(shù)器模塊參照整體RTL圖可知，此電路的輸入端口只有一個(gè)：計(jì)數(shù)時(shí)鐘信號(hào)CLK；數(shù)據(jù)類(lèi)型是二進(jìn)制邏輯位BIT。： 觸發(fā)器的RTL圖觸發(fā)器仿真觸發(fā)器的原理很簡(jiǎn)單，見(jiàn)程序CHUFA（）當(dāng)清零信號(hào)CLR1為零時(shí)，在時(shí)鐘信號(hào)TCLK1的上升沿上，輸出端口ENA將顯示CL1的波形，(A)可見(jiàn)，仿真后，ENA的波形是于CL1的波形相同的，之所以不在同一時(shí)間段內(nèi)，是因?yàn)闀r(shí)序延時(shí)的影響，如果將時(shí)鐘信號(hào)周期加大，延時(shí)現(xiàn)象將有明顯改善。 （2）使用了另一種數(shù)據(jù)類(lèi)型STD_LOGIC。例chufa（）是對(duì)D觸發(fā)器元件的描述。然后分別從DATA數(shù)據(jù)口讀出BZH對(duì)標(biāo)準(zhǔn)頻率的計(jì)數(shù)，即只需令SEL的取值分別為“000”、“001”、“010”、“011”即可。這時(shí)，CL若為‘1’，測(cè)TCLK的高電平脈寬，而當(dāng)CL為‘0’時(shí)，則測(cè)TCLK的低電平脈寬。6) 。5) ，高電平有效。4) 、[2..0]相接，用于控制多路通道的數(shù)據(jù)選擇。2) 單片機(jī)可以通過(guò)信號(hào)START，了解計(jì)數(shù)是否結(jié)束，以確定何時(shí)可以讀取數(shù)據(jù)。被測(cè)信號(hào)頻率和標(biāo)準(zhǔn)頻率信號(hào)經(jīng)過(guò)計(jì)數(shù)器的計(jì)數(shù)，并按照公式 /＝/ 得到測(cè)得的頻率為： ＝（/） 然后將記得數(shù)值送入單片機(jī)，由單片機(jī)完成計(jì)算。 FPGA/CPLD開(kāi)發(fā)的VHDL設(shè)計(jì)、以及以上給出的測(cè)頻原理說(shuō)明，可以比較容易地寫(xiě)出相應(yīng)的VHDL功能描述。而且CL寬度的改變以及隨即的出現(xiàn)時(shí)間造成的誤差最多只有BCLK信號(hào)的一個(gè)時(shí)鐘周期，如果BCLK由精確穩(wěn)定的晶體振蕩器發(fā)出，則任何時(shí)刻的絕對(duì)測(cè)量誤差只有億分之一秒。當(dāng)秒后，預(yù)置門(mén)控信號(hào)被單片機(jī)置為低電平，但此時(shí)兩個(gè)計(jì)數(shù)器仍沒(méi)有停止計(jì)數(shù)，一直等到隨后而至的被測(cè)信號(hào)的上升沿到來(lái)時(shí)，才通過(guò)D觸發(fā)器將這兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。然后由單片機(jī)發(fā)出允許測(cè)頻命令，即令預(yù)置門(mén)控信號(hào)CL為高電平，這時(shí)D觸發(fā)器要一直等到被測(cè)信號(hào)的上升沿通過(guò)時(shí)Q端才被置1，與此同時(shí)，將同時(shí)啟動(dòng)計(jì)數(shù)器BHZ和TF，進(jìn)入圖4. 3所示的“計(jì)數(shù)允許周期”。測(cè)頻原理說(shuō)明如下：測(cè)頻開(kāi)始前，首先發(fā)出一個(gè)清零信號(hào)CLR，使兩個(gè)計(jì)數(shù)器和D觸發(fā)器置0，同時(shí)通過(guò)信號(hào)ENA，禁止兩個(gè)計(jì)數(shù)器計(jì)數(shù)。BZH和TF模塊是兩個(gè)可控的32位高速計(jì)數(shù)器，BENA和ENA分別是他們的計(jì)數(shù)允許信號(hào)端，高電平有效。 測(cè)頻原理。FPGA測(cè)量模塊的工作模式、工作狀態(tài)都是由單片機(jī)控制的，這時(shí)單片機(jī)要實(shí)現(xiàn)了與FPGA的接口和測(cè)量時(shí)序，以操作FPGA相應(yīng)的模塊并且進(jìn)行數(shù)據(jù)的傳輸。本系統(tǒng)可采用動(dòng)態(tài)顯示方式，： 顯示電路圖第四章 等精度數(shù)字頻率計(jì)軟件設(shè)計(jì)及仿真本系統(tǒng)中由單片機(jī)作為總控制模塊，對(duì)整個(gè)系統(tǒng)進(jìn)行控制，并對(duì)相關(guān)數(shù)據(jù)進(jìn)行數(shù)值處理。動(dòng)態(tài)顯示即將多個(gè)7段LED的段選端復(fù)接在一起，只用一個(gè)8位輸出口控制段選，段選碼同時(shí)加到各個(gè)7段LED顯示器上，通過(guò)控制各個(gè)顯示器公共陰極輪流接地的方法，逐一輪流地啟動(dòng)各個(gè)LED。靜態(tài)顯示就是每一位都用各自的位輸出口控制，在顯示某個(gè)字符時(shí)，相應(yīng)的段恒定發(fā)光或不發(fā)光。由于FPGA是并行工作的，顯示模塊可以獨(dú)立工作，不會(huì)被打斷和打斷其他進(jìn)程。用單片機(jī)來(lái)控制顯示部分的優(yōu)點(diǎn)是方案成熟，但卻占用了許多單片機(jī)的CPU時(shí)間，加重了它的負(fù)荷，減慢了它處理其他重要數(shù)據(jù)的速度，而且還占用了單片機(jī)并不富裕的I/O資源。然后調(diào)用該鍵的處理子程序，各鍵優(yōu)先級(jí)別由軟件安排。即為口PP1P1P13分別控制測(cè)頻率、測(cè)周期、測(cè)脈沖和測(cè)占空比。： 鍵盤(pán)電路圖由圖可知，若無(wú)鍵按下，P10～P13口保持高電平，有鍵按下后，變?yōu)榈碗娖?。只適用于按鍵量較少的場(chǎng)合，本系統(tǒng)按鍵較少，可采用獨(dú)立式按鍵接口電路形式。鍵盤(pán)結(jié)構(gòu)有獨(dú)立式矩陣式兩種。設(shè)變壓器輸出電壓為9V，變壓器效率為80%，則除去穩(wěn)壓模塊、變壓器的損耗，變壓器大致功率應(yīng)為：P1 ≈ 465 mA*9V*≈ 10W取功率為10W的變壓器足夠使用。C1C19能完成后級(jí)電路的退耦。穩(wěn)定的電壓是由市電經(jīng)變壓、整流、濾波、穩(wěn)壓后得到的。：信號(hào)經(jīng)DD2限幅，由2放大，再經(jīng)74HC14史密特觸發(fā)器整形送至后面的TCLK輸入端待測(cè)量。 具體模塊的設(shè)計(jì) 整形電路設(shè)計(jì)其中，前兩級(jí)是實(shí)現(xiàn)發(fā)大功能，后一級(jí)是將正弦波整形成方波。地址線AA6分別接控制信號(hào)CL和SPUL。（4） AA4和A5與SEL[0..2]相連，用于控制多路通道的數(shù)據(jù)選擇，當(dāng)SEL分別為‘000’、‘001’、‘010’‘011’時(shí)，由低8位到高8位讀出標(biāo)準(zhǔn)頻率計(jì)數(shù)值；當(dāng)SEL分別為‘100’、‘101’、‘110’、‘111’時(shí)，由低8位到高8位讀出待測(cè)頻率計(jì)數(shù)值。（2） ，單片機(jī)可通過(guò)信號(hào)START了解計(jì)數(shù)是否結(jié)束，以確定何時(shí)可以讀取數(shù)據(jù)。被測(cè)信號(hào)經(jīng)過(guò)整形電路的整形后，進(jìn)入FPGA，由FPGA對(duì)被測(cè)信號(hào)進(jìn)行計(jì)數(shù)并將數(shù)值返回到單片機(jī)中，由單片機(jī)進(jìn)行計(jì)算，最后，單片機(jī)將計(jì)算后的數(shù)據(jù)整理再送回FPGA，由FPGA控制的顯示電路進(jìn)行顯示，從而將測(cè)試結(jié)果直觀地顯示出來(lái)。，由圖可看出，待測(cè)信號(hào)經(jīng)過(guò)放大整形電路的處理后，進(jìn)入TCLK端口，作為標(biāo)準(zhǔn)頻率信號(hào)的50MHz信號(hào)進(jìn)入BCLK端口，他們分別被FPGA中的兩個(gè)計(jì)數(shù)器分別計(jì)數(shù)，并根據(jù)特定的比例關(guān)系將數(shù)值再返回單片機(jī)由單片機(jī)進(jìn)行計(jì)算，最后將所得數(shù)值返回FPGA，并通過(guò)FPGA將之在數(shù)碼管中顯示出來(lái)。用5個(gè)鍵執(zhí)行測(cè)試控制，一個(gè)是復(fù)位鍵，其余是命令鍵。單片機(jī)的P0口直接讀取測(cè)試數(shù)據(jù)，P2口向FPGA發(fā)控制指令。（3） 單片機(jī)電路模塊。是測(cè)頻的核心電路模塊，可以由FPGA等PLD器件擔(dān)任。用于對(duì)待測(cè)信號(hào)進(jìn)行放大和整形，以便作為PLD器件的輸入信號(hào)。然后通過(guò)EDA開(kāi)發(fā)平臺(tái)，對(duì)設(shè)計(jì)文件自動(dòng)地完成邏輯編譯、邏輯化簡(jiǎn)、綜合及優(yōu)化、邏輯布局布線、邏輯仿真，最后對(duì)FPGA芯片進(jìn)行編程，以實(shí)現(xiàn)系統(tǒng)的設(shè)計(jì)要求。整個(gè)測(cè)頻系統(tǒng)分為多個(gè)功能模塊，如信號(hào)同步輸入、控制部件、分頻和計(jì)數(shù)部件、定時(shí)、脈沖寬度測(cè)量、數(shù)碼顯示、放大整形和標(biāo)頻信號(hào)等模塊。Vcc：電源端Vss：接地端第三章 等精度數(shù)字頻率計(jì)的硬件總體設(shè)計(jì) 高精度頻率計(jì)的硬件組成在快速測(cè)量的要求下，要保證較高精度的測(cè)頻，必須采用較高的標(biāo)準(zhǔn)頻率信號(hào)；而單片機(jī)受本身時(shí)鐘頻率和若干指令運(yùn)算的限制，測(cè)頻速度較慢，無(wú)法滿足高速、高精度的測(cè)頻要求。注意加密方式1時(shí)，/EA將內(nèi)部鎖定為RESET；當(dāng)/EA端保持高電平時(shí)，此間內(nèi)部程序存儲(chǔ)器。但在訪問(wèn)外部數(shù)據(jù)存儲(chǔ)器時(shí)，這兩次有效的/PSEN信號(hào)將不出現(xiàn)。 /PSEN：外部程序存儲(chǔ)器的選通信號(hào)。另外，該引腳被略微拉高。如想禁止ALE的輸出可在SFR8EH地址上置0。因此它可用作對(duì)外部輸出的脈沖或用于定時(shí)目的。在FLASH編程期間，此引腳用于輸入編程脈沖。當(dāng)振蕩器復(fù)位器件時(shí)，要保持RST腳兩個(gè)機(jī)器周期的高電平時(shí)間。P3口也可作為AT89C51的一些特殊功能口，如下表所示：口管腳 備選功能 RXD（串行輸入口） TXD（串行輸出口） /INT0（外部中斷0） /INT1（外部中斷1） T0（記時(shí)器0外部輸入） T1（記時(shí)器1外部輸入） /WR（外部數(shù)據(jù)存儲(chǔ)器寫(xiě)選通） /RD（外部數(shù)據(jù)存儲(chǔ)器讀選通）P3口同時(shí)為閃爍編程和編程校驗(yàn)接收一些控制信號(hào)。當(dāng)P3口寫(xiě)入“1”后，它們被內(nèi)部上拉為高電平，并用作輸入。P2口在FLASH編程和校驗(yàn)時(shí)接收高八位地址信號(hào)和控制信號(hào)。P2口當(dāng)用于外部程序存儲(chǔ)器或16位地址外部數(shù)據(jù)存儲(chǔ)器進(jìn)行存取時(shí)，P2口輸出地址的高八位。并因此作為輸入時(shí)，P2口的管腳被外部拉低，將輸出電流。在FLASH編程和校驗(yàn)時(shí)，P1口作為第八位地址接收。P1口：P1口是一個(gè)內(nèi)部提供上拉電阻的8位雙向I/O口，P1口緩沖器能接收輸出4TTL門(mén)電流。P0能夠用于外部程序數(shù)據(jù)存儲(chǔ)器，它可以被定義為數(shù)據(jù)/地址的第八位。P0口：P0口為一個(gè)8位漏級(jí)開(kāi)路雙向I/O口，每腳可吸收8TTL門(mén)電流。其各引腳說(shuō)明如下：VCC：供電電壓。低功耗的閑置和掉電模式5個(gè)中斷源 32可編程I/O線三級(jí)程序存儲(chǔ)器鎖定4K字節(jié)可編程閃爍存儲(chǔ)器 壽命：1000寫(xiě)/擦循環(huán)數(shù)據(jù)保留時(shí)間：10年主要特性：6. 內(nèi)部中斷控制系統(tǒng)7. 一個(gè)串行接口電路，使得數(shù)據(jù)可以一位一位地在計(jì)算機(jī)與外設(shè)之間傳送。4. 四個(gè)8位輸入/輸出接口，每個(gè)口既可用作輸入，也可用作輸出。 ： 單片機(jī)AT89C51引腳圖基本結(jié)構(gòu)：每一單片機(jī)包括：1. 中央處理器CPU2. 內(nèi)部數(shù)據(jù)存儲(chǔ)器RAM，用以存放可以 讀寫(xiě)的數(shù)據(jù) 。由于將多功能8位CPU和閃爍存儲(chǔ)器組合在單個(gè)芯片中，ATMEL的AT89C51是一種高效微控制器，AT89C2051是它的一種精簡(jiǎn)版本。單片機(jī)的可擦除只讀存儲(chǔ)器可以反復(fù)擦除100次。AT89C51是一種帶4K字節(jié)閃爍可編程可擦除只讀存儲(chǔ)器（FPEROM—Falsh Programmable and Erasable Read Only Memory）的低電壓，高性能CMOS8位微處理器，俗稱單片機(jī)。 單片機(jī)89C51簡(jiǎn)介本設(shè)計(jì)主要采用了單片機(jī)89C51對(duì)FPGA進(jìn)行控制，并通過(guò)對(duì)FPGA中傳來(lái)的計(jì)數(shù)數(shù)值進(jìn)行計(jì)算，并返回FPGA器件，最后通過(guò)VHDL語(yǔ)言控制FPGA將計(jì)數(shù)數(shù)值轉(zhuǎn)換為用于數(shù)碼管顯示的七段碼并最終顯示于數(shù)碼管上。PCB編輯器通過(guò)它的交互性編輯環(huán)境達(dá)到了手動(dòng)設(shè)計(jì)與自動(dòng)化設(shè)計(jì)的完美融合。它主要用于印制電路板的設(shè)計(jì)，設(shè)計(jì)最終的PCB文件直接聯(lián)系到印制電路板的生產(chǎn)。元件的連線使用自動(dòng)化的畫(huà)線工具，然后通過(guò)功能強(qiáng)大的電器法則檢測(cè)（ERC）從對(duì)所繪制的原理圖進(jìn)行快速檢查。原理圖編輯器提供高速、智能的原理圖編輯手段，產(chǎn)生高質(zhì)量的原理圖輸出結(jié)果。PROTEL99就是這類(lèi)軟件中的杰出代表PROTEL99主要由兩大部分組成： （1） 原理圖設(shè)計(jì)系統(tǒng)。隨著計(jì)算機(jī)技術(shù)的發(fā)展，人人們通過(guò)計(jì)算機(jī)解決了這個(gè)問(wèn)題。9. Opencore特性MAX+PLUS II軟件具有開(kāi)放核的特點(diǎn)，它允許設(shè)計(jì)人員添加自己認(rèn)為有價(jià)值的宏函數(shù)。8. Megacore功能Megacore功能是為復(fù)雜的系統(tǒng)級(jí)功能提供的，經(jīng)過(guò)校驗(yàn)的HDL網(wǎng)表文件，它能使FLEX 10K、FLEX8000、FLEX6000、MAX9000和MAX7000器件系列實(shí)現(xiàn)最優(yōu)化的設(shè)計(jì)。由于MAX+PLUS II支持各種器件系列，設(shè)計(jì)人員不必要學(xué)習(xí)新工具即可支持新結(jié)構(gòu)。調(diào)用庫(kù)單元進(jìn)行設(shè)計(jì)，可以大大減輕設(shè)計(jì)人員的工作量，也可成倍地縮短設(shè)計(jì)周期。4. 完全集成化MAX+