【正文】 ，提高圖像質量，得到清晰的穩(wěn)定的彩色圖像。 圖像采集系統(tǒng) 基于 FPGA的 CMOS圖像傳感器采集系統(tǒng)如圖 。通過對輸入信號、輸出信號、數(shù)據(jù)總線和地址總線的鏈接， FPGA可控制圖像傳感器，并有 SRAM實現(xiàn)數(shù)據(jù)緩存。由于數(shù)據(jù)傳送方式不同，因此 CCD與 COMS傳感器在效 能與應用上也有諸多差異。 COMS圖像傳感器由于采用 CMOS工藝。 CMOS傳感器在每個像元中需要一定數(shù)量的晶體管來實現(xiàn)電子快門功能，增加電子快門功能將增加像元中的晶體管數(shù)量。 10 速度：由于大部分相機電路可與 CMOS圖像傳感器在同一芯片上制作，信號及驅動傳輸距離縮短，電感、電容及寄生延遲降低，信號讀出采用 X2Y尋址方式， CMOS圖像傳感器工作速度優(yōu)于 CCD。這種功能可用于在畫面局部區(qū)域進行高速瞬時精確目標跟蹤。由于具有上述特點，它適合大規(guī)模批量生產(chǎn)，適用于要求小尺寸、 低價位、攝像質量無過高要求的應用，如保安用小型 /微型相機、手機、計算機網(wǎng)絡視頻會議系統(tǒng)、無線手持式視頻會議系統(tǒng)、條形碼掃描器、傳真機、玩具、生物顯微計數(shù)、某些車用攝像系統(tǒng)等大量高商用領域，CCD與 CMOS圖像傳感器相比，具有較好的圖像質量和靈活性，仍然保持高端的攝像技術應用。這主要是 CCD具有成熟的技術與市場， CMOS器件具有較高的技術市場開發(fā)成本。在低端市場， CMOS將擠占大半 CCD圖像傳感器原占的市場，成為低端市場的主流。 CMOS開口率低造成的另一個麻煩在于，它的像素點密度無法做到媲美 CCD的地步，因為隨著密度的提高，感光元件的比重面積將因此縮小，而 CMOS開口率太低，有效感光區(qū)域小得可憐，圖像細節(jié)丟失情況會愈為嚴重。而索尼的四色 CCD技術則將其中的一個綠色濾光片換為翡翠綠色（英文 Emerald， 有些媒體稱為 E通道），由此組成新的 R、 G、 B、 E四色方案。由于感光元件生成的電信號實在太微弱了，無法直接進行模數(shù)轉換工 作，因此這些輸出數(shù)據(jù)必須做統(tǒng)一的放大處理 —這項任務是由 CCD 傳感器中的放大器專門負責，經(jīng)放大器處理之后，每個像點的電信號強度都獲得同樣幅度的增大；但由于 CCD 本身無法將模擬信號直接轉換為數(shù)字信號，因此還需要一個專門的模數(shù)轉換芯片進行處理，最終以二進制數(shù)字圖像矩陣的形式輸出給專門的 DSP處理芯片。 CMOS集成電路特點 CMOS傳感器是當前被普遍采用圖像傳感器之一，是利用感光二極管進行光電轉換，將圖像轉換為數(shù)字數(shù)據(jù)。研究人員致力于提高 CMOS 圖像傳感器的綜合性能 , 縮小單元尺寸 , 調(diào)整 CMOS 工藝參數(shù) , 將數(shù)字信號處理電路、圖像壓縮、通訊等電路集成在一起 , 并制作濾色片和微透鏡陣列 , 以實現(xiàn)低成本、低功耗、低噪聲、高度集成的單芯片成像微系統(tǒng)。該產(chǎn)品 VGA 圖像最高達到 30 幀 /秒。單個門電路的功耗典型值僅為20mW，動態(tài)功耗（在 1MHz工作頻率時）也僅為幾 mW。當 VDD=15V， VSS=0V時，輸出邏輯擺幅近似 15V。對于VDD=15V的供電電壓（當 VSS=0V時），電路將有 7V左右的噪聲容限。 扇出能力強：扇出能力是用電路輸出端所能帶動的輸入端數(shù)來表示的。 可控性好： CMOS集成電路輸出波形的上升和下降時間可以控制，其輸出的上升和下降時間的典型值為電路傳輸延遲 時間的 125%~140%。 SCCB 的接口有 SCCE、 SIO_C、 SIO_D( SCCE 是串行總線使能信號 , SIO_C 是串行總線時鐘信號 , SIO_D 是串行總線數(shù)據(jù)信號 ) 三條引腳。其中兩根線的上升和下降時延、高低電平的維持時間都有較嚴格的要求 , 軟件的延時時間要根據(jù) CPU 速度和 GPIO 口的速度精確的計算后才能使通訊保持順暢。三相寫數(shù)據(jù)的傳輸周期如圖 所示： Phase1 Phase2 Phase3 Phase1: ID Address Phase2: Su baddress/Read Data Phase3: Write Data 圖 三相寫數(shù)據(jù)示意圖 圖像數(shù)據(jù)的采集 系統(tǒng)配置完畢后 , 將進行圖像數(shù)據(jù)的采集。 16 圖 同步信號示意圖 VSYNC 的上升沿表示一 幀新的圖像的到來 , 下降沿表示一幀圖像數(shù)據(jù)采集的開始 (CMOS 圖像傳感器是按列采集圖像的 ) 。 HREF 為高電平期間共傳輸 640 位數(shù)據(jù)。 OV7670參數(shù)如表 ： 表 OV7670參數(shù) 感光陣列 640X480 電源 核電壓 177。 OV7670與 FPGA的接口電路 DAC_DATA DAC_/HSYNC DAC_/VSYNC DAC_CLOCK OV7670 FPGA 18 DAC_SCLK DAC_SDATA 圖 OV7670與 FPGA的接口電路 圖 中 DAC_DATA 為輸入數(shù)字視頻信號， DAC_/HSYNC、 DAC_/VSYNC 分別為水平和垂直同步信號， DAC_CLOCK 為 OV7670 輸出的同步時鐘 (與寄存器的配置數(shù)據(jù)有關 )， DAC_SCLK、 DAC_SDATA為 OV7670的 I2C配置總線。NA位由主機產(chǎn)生，由于 SCCB不支持多字節(jié)的讀寫， NA位必須為高電平。 SCL所連接的引腳始終設為輸出方式，而 SDA 所連接的引腳在數(shù)據(jù)傳輸過程中，通過設置 IODIR 的值，動態(tài)改變引腳的輸入 /輸出方式。 SIO_C和 SIO_D分別為 SCCB總線的時鐘線和數(shù)據(jù)線。如果給連續(xù)的寄存器寫數(shù)據(jù)，寫完一個寄存器后， OV7670 會自動把寄存器地址加 1，程序可繼續(xù)向下寫，而不需要再次 19 輸入 ID 地址，從而三相寫數(shù)據(jù)變?yōu)榱藘上鄬憯?shù)據(jù)，由于本系統(tǒng)只需對有限個不連續(xù)寄存器進行配置，如果采用對全部寄存器都加以配置這一方法的話，會浪費很多時間和資源，所以我們只對需要更改數(shù)據(jù)的寄存器進行寫數(shù)據(jù)。目前， SCCB總線通信協(xié)議只支持 100Kb/s 或400Kb/s 的傳輸速度，并且支持兩種地址形式： ① 從設備地址（ ID Address， 8bit），分為讀地址和寫地址，高 7位用于選中芯片， 第 0位是讀 /寫控制位（ R/W），決定是對該芯片進行讀或寫操作； ② 內(nèi)部寄存器單元地址（ Sub_ Address， 8bit），用于決定對內(nèi)部的哪個寄存器單元進行操作，通常還支持地址單元連續(xù)的多字節(jié)順序讀寫操作。對于每一個需更改的寄存器，都采用三相寫數(shù)據(jù)的方法。 在實際的設計中為了保證控制信號的有效性， 3 條控制線 SRAM_/WE、SRAM_/OE, SRAM_/CS 分別加了一個 FPGA芯片連接。根據(jù)自頂向下的設計方法 , 確定輸入輸出信號 , 同時根據(jù)時序分析劃分功能模塊 , 然后把所有的輸入輸出信號分配到各個功能模塊中 , 每個功能模塊分別進行 VHDL 設計輸入、功能仿真、后仿真。 (圖像傳感器的基準時鐘 ) input reset。 (芯片片選 )） output web。data = 839。 web = 0。b00000000。end (設置寄存器 VWCTL 得到最大圖像窗口 ) c: begin a = 439。oeb = 1。b0101。csb= 0。data = 839。 web = 0。b11111111。end (設置寄存器 EXCTL 選擇自動曝光 ) start:begin oeb = 0。b1000。存儲器的選該部分仍采用狀態(tài)機設計，根據(jù) OV5017 輸出的幀同步信號、行同步信號和像素時鐘來決定狀態(tài)的轉換，圖 為該部分的狀態(tài)轉換： 23 圖 狀態(tài)轉化圖 狀態(tài) A：等待一幀數(shù)據(jù)的結束，如果 VSYNC＝ 1，表示一幀數(shù)據(jù)結束，轉到狀態(tài) B； 狀態(tài) B：等待一幀數(shù)據(jù)的開始，如果 VSYNC＝ 0，表示一幀數(shù)據(jù)開始，轉到狀態(tài) C； 狀態(tài) C：等待行數(shù)據(jù)的開始，如果 HREF＝ 1，表示行數(shù)據(jù)開始，轉到狀態(tài) D； 狀態(tài) D：根據(jù)像素時鐘寫數(shù)據(jù)，等待行數(shù)據(jù)結束，若 HREF＝ 0，表示行數(shù)據(jù)結束，轉到狀態(tài) E； 狀態(tài) E：等待下一行數(shù)據(jù)開始和一幀數(shù)據(jù)的結束，當 HRER＝ 1，表示新的行數(shù)據(jù)到達，轉到狀態(tài) D； VSYNC＝ 1，表示該幀數(shù)據(jù)結束，轉到狀態(tài) F； 狀態(tài) F：等待一幀數(shù)據(jù)的開始，如果 VSYNC＝ 0，表示一幀數(shù)據(jù)開始，轉到狀態(tài) G； 狀態(tài) G：等待行數(shù)據(jù)的開始，如果 HREF＝ 1，表示行數(shù)據(jù)開始，轉到狀態(tài) H； 24 狀態(tài) H：根據(jù)像素時鐘開始寫數(shù)據(jù)，并等待行數(shù)據(jù)結束，如果 HREF＝ 0，表示行數(shù)據(jù)結束，轉到狀態(tài) I，此處與狀態(tài) D不同在于將該幀數(shù) 據(jù)寫入到另一片存儲器； 狀態(tài) I：等待下一行數(shù)據(jù)開始和一幀數(shù)據(jù)的結束，當 HRER＝ 1，表示新的行數(shù)據(jù)到達，轉到狀態(tài) H；如果 VSYNC＝ 1，表示該幀數(shù)據(jù)結束，轉到狀態(tài) B； 部分程序如下： input reset。 (像素時鐘 ) ctr_res = 0。 (存儲器 1寫信號，高電平有效） 以下為狀態(tài)轉換： a:begin if(vsync) next = b。end c:begin if(vsync) next = b。 else if(!href) next = e。 else next = e。 else if( href) next = h。 else next = h。end 輸出信號的設置如下： 25 if(present == a)begin ctr_res = 0。end else if(present == b)begin ctr_res = 1。end else if(present == c)begin ctr_res = 0。end else if(present == d)begin ctr_res = 0。end else if(present == e)begin ctr_res = 0。end else if(present == f)begin ctr_res = 1。end else if(present == g)begin ctr_res = 0。end else if(present == h)begin ctr_res = 0。end else if(present == i)begin ctr_res = 0。end else begin ctr_res = 0。end 其程序的仿真波形如圖 ，由波形可以看出，兩片存儲器的寫信號由幀同步信號（ VSYNC）控制，即兩片