【正文】 n // 2cos2sin csignal[16:1] = cosine[15:0]。 csignal[15:0] = ~cosine[15:0]。 ssignal[16:1] = sine[15:0]。 ssignal[15:0] = ~sine[15:0]。 end 439。b0100: begin // cos2sin csignal[16] = ~cosine[15]。 csignal[0] = 0。 ssignal[16:1] = sine[15:0]。 ssignal[15:0] = ~sine[15:0]。 end 439。b0000: begin //2cos2sin csignal[16:1] = ~cosine[15:0]。 assign dataout= {csignal[16],csignal}+ {ssignal[16],ssignal}。 //cos 值 wire signed [15:0] sine。 input [3:0] data。 圖 DDS 仿真波形 由圖 可以看出 DDS 模塊在系統(tǒng)時鐘為 10M 的情況下很好地輸出了頻率為 1M， 相位差為 90? 的正交載波。對每一次的頻率字累加值，即相位累加器累加結(jié)果截取高 8 位輸出作為地址以查表的方法輸出兩路正交正弦波的二進制電平值。 編寫 DDS 主程序，設(shè)置兩個 ROM，一個存放 sin 波形，一個存放 cos 波形。絕大部分的模擬輸出板被用來產(chǎn)生靜態(tài)電壓，而且許多可以被用來產(chǎn)生低頻波形。 DDS 允許函數(shù)發(fā)生器的相位從一級到另一級連續(xù)變化。但是， DDS 技術(shù)允許通過一個頻率表迅速地改變信號的Δ相位。一個較快的正弦波可能會有 10度的Δ相位。為了輸出一個非常低的頻率，采樣樣本之間的差相位 (Δ )將非常小。目前，最常見的信號源類型包括任意波形發(fā)生器，函數(shù)發(fā)生器， RF信號源，以及基本的模擬輸出模塊。 DDS芯片輸出的一般是數(shù)字化的正弦波，因此還需經(jīng)過高速 D/A 轉(zhuǎn)換器和低通濾波器才能得到一個可用的模擬頻率信號。這里用重慶郵電大學(xué)本科畢業(yè)設(shè)計（論文） 14 C 語言編寫了一個生成具有 256 個數(shù)據(jù)，數(shù)據(jù)寬度為 8 的程序。 end end always (posedge clk_out or posedge rst) begin if(rst) data_out=0。 reg [3:0] dout。 串 /并轉(zhuǎn)換模塊源代碼 //串 /并轉(zhuǎn)換模塊 module shift (clk_in, //寫入信號的時鐘 重慶郵電大學(xué)本科畢業(yè)設(shè)計（論文） 13 clk_out, //輸出信號的時鐘 data_in, //輸入信號 data_out, // 輸出信號 rst, en)。系統(tǒng)首先將輸入的 第一個數(shù)據(jù)同它后面的三個數(shù)據(jù)同時輸出，然后形成 4bit 的并行信號輸出。 diff diffqam( .clk(clk_dds), .rst(rst), .data_in(data1), .data_out_i(DATA_I), .data_out_q(DATA_Q), .data(data2) )。 //25kbs wire [3:0] data1。 output signed [3:0] DATA_I,DATA_Q。 重慶郵電大學(xué)本科畢業(yè)設(shè)計（論文） 11 表 31 無符號數(shù)與有符號數(shù)的對應(yīng)關(guān)系 無符號數(shù) 二進制碼 16 進制碼 有符號數(shù) 0 0000 0000 00 0 1 0000 0001 01 +1 2 0000 0010 02 +2 … … … … 127 0111 1111 7F +127 128 1000 0000 80 128 129 1000 0001 81 127 … … … … 254 1111 1110 FE 2 255 1111 1111 FF 1 頂層模塊源代碼 //頂層模塊 module top(clk, //系統(tǒng)時鐘 rst, //復(fù)位 en, //使能信號 data_in, //1bit 信號輸入 data_out, //16QAM 信號輸出 DATA_I, //I 路對應(yīng)的量化值 DATA_Q)。假設(shè) 0 至 255 按順時針方向組成一圓周，則正數(shù)應(yīng)從 0 向順時針的方向數(shù)，而負數(shù)應(yīng)從 0 向逆時針的方向數(shù)。 Verilog 是一種以文本形式來描述數(shù)字系統(tǒng)硬件結(jié)構(gòu)和行為的語言，可以從上層到下層逐層描述設(shè)計思想，用一系列分層次的模塊表示復(fù)雜的數(shù)字系統(tǒng)，并逐層進行仿真驗證，把具體的模塊組合由綜合工具轉(zhuǎn)換成門級網(wǎng)表，最后利用布局布線工具把網(wǎng)表轉(zhuǎn)化為具體電路結(jié)構(gòu) [11]。 第一節(jié) FPGA 概述 接收端采取這種“自頂向下”（ Top→down ）的設(shè)計方法從系統(tǒng)級設(shè)計入手，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計；在方框圖一級進行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述；在功能一級進行驗證，然后用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表 [10]。在解調(diào)端，對解調(diào)理論當(dāng)中的基本原理作了闡述。 本文采用數(shù)字相干解調(diào)法對 QAM 進行解調(diào)，原理如圖 所示： 圖 QAM 解調(diào)器框圖 在接收端接收到的調(diào)制信號分別和兩路相互正交的載波信號相乘，化簡之后相同信號的表達式為： ( ) ( ) cosI t Y t wt? ( c o s s i n ) c o smmA w t B w t w t?? 1 1 1c o s 2 s in 22 2 2m m mA A w t B w t? ? ? () 正交信號表達式為： ( ) ( ) sinQ t Y t wt? ( c os si n ) si nmmA w t B w t w t?? 1 1 1c o s 2 + sin 22 2 2m m mB B wt A wt? ? ? () 其中 ()m mcA A g t?， ()m msB A g t?， ( ) c o s s inmmY t A w t B w t??， 2wf??， 經(jīng)過 2wf??， 經(jīng)過解調(diào)得到同相與正交兩路相互獨立的多電平基帶信號，然后把多重慶郵電大學(xué)本科畢業(yè)設(shè)計（論文） 9 電平基帶信號經(jīng)過低 通濾波器濾去高頻載波之后得到直流分量為 /2mA 和 /2mB ，再進行采樣判決、 L2 值電平轉(zhuǎn)換和并 /串轉(zhuǎn)換還原出基帶信號。對于 16QAM，系統(tǒng)能同時發(fā)送 4個串行二進制數(shù)據(jù)。在調(diào)制過程中，作為調(diào)制信號的輸入四路數(shù)據(jù)兩兩結(jié)合，分別進入兩個電平轉(zhuǎn)換器，轉(zhuǎn)換成兩路 4電平數(shù)據(jù)，兩路 4電平數(shù)據(jù) mcA和 msA分別被載波 cos2 ft?和 sin2 ft?調(diào)制，然后相減，即可得到 16QAM 信號。為了改善在 M 大時的噪聲容限，發(fā)展出了 QAM 體制。 重慶郵電大學(xué)本科畢業(yè)設(shè)計（論文） 6 第二章 QAM 調(diào)制解調(diào)整體設(shè)計 引言：正交幅度調(diào)制 16QAM 是一種振幅和相位的聯(lián)合鍵控。 ? 第三章分析了 16QAM 調(diào)制的原理與設(shè)計， 16QAM 發(fā)送端各個模塊的程序?qū)崿F(xiàn)。載波恢復(fù)采用 DDS 實現(xiàn)，既簡單又快速。所以，研究 QAM 調(diào)制解調(diào)技術(shù)及其 FPGA 實現(xiàn)有著及其重要的現(xiàn)實意義。 重慶郵電大學(xué)本科畢業(yè)設(shè)計（論文） 5 第三節(jié) 本文內(nèi)容和結(jié)構(gòu) 近些年，對數(shù)字 QAM 調(diào)制解調(diào)研究的相關(guān)文獻比較多。由于代碼具有靈活性，開放性的特點，軟件無線電系統(tǒng)的實現(xiàn)也具有高度的靈活性，開放性。研究QAM 調(diào)制的文章很多，可多數(shù)是討論如何應(yīng)用于數(shù)字電視系統(tǒng)的文章，而且這些文章研究的重點集中在解調(diào)中的載波提取部分，對 QAM 調(diào)制解調(diào)的整個系統(tǒng)進行完整的論述的文章很少。 傳統(tǒng)數(shù)字調(diào)制方式下，通常單碼元攜帶 l bit 的信息，但 QAM 調(diào)制信號的幅度和相位均 攜帶信息，隨著 16QAM 中 M 的增大，調(diào)制信號所攜帶的信息量也相應(yīng)增加，例如 16QAM 中一個碼元攜帶 4bit 的信息， 64QAM 中一個碼元攜帶 6bit 的信息，由此可知， 16QAM 中一個碼元攜帶 N bit( 2N M? )的信息，這極大地提高了信道頻譜利用率。除了要解決提高語音服務(wù)質(zhì)量問題，第三代 移動通信系統(tǒng)更要解決如何在有限頻帶資源中提供多媒體綜合業(yè)務(wù)的問題。 振幅和相位聯(lián)合調(diào)制技術(shù)作為本課題的研究對象 ，就是一種近些年來獲得了飛速發(fā)重慶郵電大學(xué)本科畢業(yè)設(shè)計（論文） 4 展的調(diào)制技術(shù)，該技術(shù)就具有極高的信息傳輸速。頻譜利用率越高，就要求已調(diào)信號所占的帶寬要越窄。對基帶信號進行調(diào)制的目的主要有：進行頻率分配、減少噪聲和干擾的影響、實現(xiàn)多路復(fù)用和克服設(shè)備的限制等。此外語音、圖像、音樂等信源直接轉(zhuǎn)換而得到的電信號頻譜比較低，其頻譜特點是低通頻譜，有些包括直流分量也有些可能不包含，其最高頻率和最低頻率的比值一般都比較大，比如語音信號的頻譜范圍大概為三百到三千赫茲，這種信號被稱為基帶信號。隨著無線通信的帶寬更多的向 CDMA 等標(biāo)準(zhǔn)進行轉(zhuǎn)移，以及高速數(shù)據(jù)傳送網(wǎng)絡(luò)對 XDSL 的要求越來越高，基于內(nèi)嵌 CPU/DSP 的 FPGA SOC將有更為廣闊的應(yīng)用發(fā)展前途。特別是應(yīng)用在調(diào)制解調(diào)器中，需要大量的復(fù)雜數(shù)學(xué)運算，同時對調(diào)制解調(diào)器的重量、功耗和大小都特別關(guān)注， 這就對 FPGA 提出了更高的要求，隨著FPGA 速度的提高調(diào)制解調(diào)器的速度也不斷提高。例如， 20 美分的 Spartan3 ADSP性能可高達每秒 200 億條乘法累加操作（ GMACs),同樣單價 30 美分的 600MHz C64x DSP,其每秒的累加操作僅僅是 25 億條，前者在性能上比 后者高了一個數(shù)量級。但是 FPGA 可以在片內(nèi)實現(xiàn)細粒度從而完 成高度并行的運算?，F(xiàn)在， DSP 在成本和功耗上都己經(jīng)被 FPGA 超越了。 【關(guān)鍵詞】 正交振幅調(diào)制 FPGA 調(diào)制解調(diào) 現(xiàn)場可編程邏輯門陣列 重慶郵電大學(xué)本科畢業(yè)設(shè)計（論文） II ABSTRACT QAM(Quadrature Amplitude Modulation) is a new modulation technique, because of the use of phase and amplitude twodimensional space resources in the modulation process, it has a higher efficiency than PSK and ASK modulation witch use only a single dimension of space resources. Moreover, the QAM constellation points of PSK constellation points more dispersed, the distance between the constellation points is therefore, so it is able to provide better transmission performance. With the rise of third generation mobile munication and the transmission capacity increases, Mary quadrature amplitude modulation of MQAM (Multiple quadrature the Amplitude Modulation) will be more widely used. This paper studies the realization of FPGAbased 16QAM modulation and demodulation. First