基于fpga的dpsk的調(diào)制與解調(diào)設(shè)計與仿真-全文預(yù)覽
【正文】 載波進(jìn)行相對（差分）相移鍵控，等效于將源碼序列 轉(zhuǎn)換為差分碼形式 ，之后對載波進(jìn)行絕對相移鍵控。 FPGA 中既減少了大量硬件連線，又降低了干擾，系統(tǒng)實(shí)現(xiàn)方便，性能穩(wěn)定。 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 9 第四章 DPSK 調(diào)制系統(tǒng)的設(shè)計與仿真 DPSK 調(diào)制系統(tǒng) 的總體設(shè)計 數(shù)字化、信息化的時代，數(shù)字集成電路應(yīng)用得非常廣泛。即由加法器 lpm_add_sub和乘法器 lpm_mult及累加器 altaccumulate模塊構(gòu)成?！?360176。 頻率控制字 M 和相位控制字分別控制 DDS 輸出正 (余 )弦波的頻率和相位。 DDS 原理結(jié)構(gòu)圖和基本參數(shù) 1 DDS 的結(jié)構(gòu)原理 DDS 的基本原理是利用有限的離散數(shù)據(jù)，通過查表法得到信號的幅值，通過數(shù)模轉(zhuǎn)換器D／ A 后生成連續(xù)波。 (a) 7 第三章 DDS 設(shè)計原理及 FPGA 的實(shí)現(xiàn) DDS 基本原理簡介 隨著現(xiàn)代電子技術(shù)的不斷發(fā)展，在通信系統(tǒng)中往往需要在一定頻率范圍內(nèi)提供一系列穩(wěn)定和準(zhǔn)確的頻率信號，一般的振蕩器己不能滿足要求，這就需要頻率合成技術(shù)。 B 方式下，每個碼元的載波相位相對于參考相位可取 ，所以其相鄰碼元之間必然發(fā)生載波相位的跳變，接收端可以據(jù)此確定每個碼元的起止時刻（即提供碼元定時信息），而 A方式卻可能存在前后碼元載波相位連續(xù)。向量差是指前一碼元的終相位與本碼元初相位比較，是否發(fā)生了相位的變化，而相位差是值 前后兩碼元的初相位是否發(fā)生了變化。 第二章 DPSK 調(diào)制原理 差分相移鍵控的基本原理 差分相移鍵控（ Differential Phase Shift Keying， DPSK）是一種最常用的相對調(diào)相方式，采用非相干的相移鍵控形式。在本設(shè)計中，我們研究基于 FPGA的 DPSK載波調(diào)制的實(shí)現(xiàn)。與模擬通信系統(tǒng)相比，數(shù)字調(diào)制和解調(diào)同樣是通過某種方式，將基帶信號的頻譜由一個頻率位置搬移到另一個頻率位置上去。 在設(shè)計過程中 ， 設(shè)計人員可以建立各種可再次利用的模塊 ， 一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進(jìn)行設(shè)計 ， 而是一些模塊的累加 。 （ 4） VHDL 語言的設(shè)計描述與器件無關(guān) 采用 VHDL 語言描述硬件電路時 ， 設(shè)計人員并不需要首先考慮選擇進(jìn)行設(shè)計的器件 。 同時 ， VHDL語言也支持慣性延遲和傳輸延遲 ， 這樣可以準(zhǔn)確地建立硬件電路的模型 。同時，它還具有多層次的電路設(shè)計描述功能。在對一個設(shè)計實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個 實(shí)體。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。當(dāng)需要修改 FPGA功能時，只需換一片 EPROM 即可。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 2 FPGA采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。FPGA 嵌入式系統(tǒng)不僅具有其他微處理器和單片機(jī)嵌入式系統(tǒng)的優(yōu)點(diǎn)和技術(shù)特性，而且還可能用并行算法操作，具有高速數(shù)字信號處理的能力，為實(shí)現(xiàn)系統(tǒng)的實(shí)時性提供了有利的支持， DSPamp。 FPGA 器件是八十年代中期出現(xiàn)的一種新概念 ,是倍受現(xiàn)代數(shù)字系統(tǒng)設(shè)計工程師歡迎的新一代系統(tǒng)設(shè)計方式。也是近年來應(yīng)用日趨廣泛的載波傳輸方式。因數(shù)字信號對載波參數(shù)的調(diào)制通常采用數(shù)字信號的離散值對載波進(jìn)行鍵控，故這三種數(shù)字調(diào)制方式被稱為幅移鍵控（ ASK）、頻移鍵控（ FSK）和相移鍵控（ PSK）。并基于 DDS 技術(shù)產(chǎn)生的載波作為輸入將絕對碼轉(zhuǎn)相對碼和 CPSK 調(diào)制子模塊聯(lián)調(diào)后實(shí)現(xiàn)了 DPSK 調(diào)制系統(tǒng) 。 基于 FPGA 的 DPSK 的調(diào)制設(shè)計與仿真 【摘要】 隨著市場需求的增長，集成工藝水平及計算機(jī)自動設(shè)計技術(shù)的不斷提高，市場對電子產(chǎn)品提出了更高的要求。本文基于 DPSK 載波傳輸系統(tǒng)的調(diào)制基本原理，在 QUARTUSII 軟件上首先用 VHDL 語言實(shí)現(xiàn)了絕對碼轉(zhuǎn)相對碼、 CPSK 調(diào)制及相對碼轉(zhuǎn)絕對碼這幾個子模塊的設(shè)計與仿真。根據(jù)數(shù)字信號控制載波的參量不同也分為調(diào)幅、調(diào)頻和調(diào)相三種方式。PSK 調(diào)制解調(diào)器是衛(wèi)星通信的重要設(shè)備 ,在調(diào)制解調(diào)器中解調(diào)基帶算法與工程實(shí)現(xiàn)一直是 國內(nèi)研究的重點(diǎn)與難點(diǎn)。它具有一系列獨(dú)特的優(yōu)點(diǎn)，目前已經(jīng)廣泛應(yīng)用于無線通信中，成為現(xiàn)代通信中一種十分重要的調(diào)制解調(diào)方式?；?DSPamp。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決 了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進(jìn)行編程。FPGA的編程無須專用的 FPGA編程器，只須用通用的 EPROM、 PROM 編程器即可。 VHDL語言簡介 VHDL 的英文是 VeryHighSpeed Integrated Circuit Hardware Description Language， 誕生于 1982 年。VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計，或稱設(shè)計實(shí)體（可以是一個原件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分及端口）和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。歸納起來， VHDL 語言主要有以下優(yōu)點(diǎn)： （ 1） VHDL 語言功能強(qiáng)大，設(shè)計方式多樣 VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu)，只需采用簡單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬件電路。 （ 2） VHDL 語言具有強(qiáng)大的硬件描述能力 VHDL 語言具有多層次的電路設(shè)計描述功能 ， 既可描述系統(tǒng)級電路 ， 也可以描述門級電路 ； 描述方式既可以采用行為描述 、 寄存器傳輸描述或者結(jié)構(gòu)描述 ， 也可以采用三者的混合描述方式 。 （ 3
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