【正文】 都有著廣泛的應用。它可以是時不變的或時變的、因果的或非因果的、線性的或非線性的。 數(shù)字濾波器有低通、高通、帶通、帶阻和全通等類型。數(shù)字濾波器輸入信號的抽樣率應大于被處理信號帶寬的兩倍，其頻率響應具有以抽樣頻率為間隔的周期重復特性，且以折疊頻率即 1/2 抽樣頻率點呈 鏡像 對稱。 數(shù)字濾波器一詞出現(xiàn)在 60 年代中期。 Quartus II 軟件的設計流程遵循典型的 FPGA 設計流程，包括設計輸入，綜合，布局 布線，時序分析，仿真驗證，編程配置等設計步驟，以及與布局布線有關的功耗分析，調試，工程更改管理，與時序分析和仿真驗證有關的時序逼近。 Quartus II 軟件支持基于 VHDL 與 Verilog HDL等硬件描述語言的設計和基于圖形的設計，內部嵌有 VHDL和 Verilong HDL的邏輯綜合器，也支持利用第三方 的綜合工具進行邏輯綜合。設計者無需精通器件內部的復雜結構，而只需要使用自己熟悉的設計輸入工具（如原理圖或者 HDL 語言）把自己的設計輸入到計算機中， Max+Plus II 就會自動把這些設計轉換成最終結構所需的格式， 畢業(yè)設計（論文） 4 用戶只要把最后生成的配置數(shù)據(jù)通過下載電纜下載到芯片中，即完成了所有的工作。這里的代表性產(chǎn)品就是 Altera 公司的 Quartus II 開發(fā)軟件和 Xilinx 公司的ISE 開發(fā)軟件。設計者無須精通器件內部的復雜結構，而只需要使用自己熟悉的設計輸入工具（如原理圖或者 HDL 語言）把自己的設計輸入到計算機中， Max+Plus II 就會自動把這些設計轉換成最終結構所需的格式，用戶只要把最后生成的配置數(shù)據(jù)通過下載電纜下載到芯片中，即完成了所有的工作。這里的代表性產(chǎn)品就是 Altera 公司的 Quartus II 開發(fā)軟件和 Xilinx 公司的ISE 開發(fā)軟件。特別是在航空航天及軍工等特殊領域，美國等少數(shù)國家對先進的技術保持封鎖。 FPGA 的邏輯是通過向內部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與 I/O 間的聯(lián)接方式 ,并最終決定了 FPGA 所能實現(xiàn)的功能 , FPGA 允許無限次的編程 . FPGA 技術的發(fā)展及應用 FPGA 正處于高速發(fā)展時期，新型芯片的規(guī)模越大，成本也越來越低，低端的 FPGA已逐步取代了傳統(tǒng)的數(shù)字元件，高端的 FPGA將會成為今后競爭的主流。它是作為專用集成電路（ ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 它涉及到的領域很廣，如通信系統(tǒng)，系統(tǒng)控制，生物醫(yī)學工程，機械振動，遙感遙測，地質勘探，故障檢測，電力系統(tǒng)，航空航天，自動化儀器等。數(shù)字濾波器輸入信號的抽樣率應大于被處理信號帶寬的兩倍，其頻率響應具有以抽樣頻率為間隔的周期重復特性，且以折疊頻率即 1/2抽樣頻率點呈 鏡像 對稱。數(shù)字信號處理是一種通過使用數(shù)學技巧執(zhí)行轉換或提取信息，來處理現(xiàn)實信號的方法，這些信號由數(shù)字序列表示。如何在較強的背景的噪聲下和干擾的信號下有效提煉出真正的有用信號并將其真正運用到實際的工程中，這正是信號處理要解決的問題。接下來在 Simulink中使用 Simulink 庫和 DSP Builder 庫建立設計模型，并在 Simulink 中仿真。在實踐中，往往要求對信號處理有實時性和靈活性，而已有的一些軟件和硬件的實現(xiàn)方式則難以同時到達這兩方面的要求。功率放大器設計為帶負載的乙類推挽放大器，輸出功率、效率較高。系統(tǒng)分為前置放大、帶阻網(wǎng)絡、FPGA 數(shù)字處理模塊、功率放大器。另外，部分實際測試結果與 Multisim 仿真軟件的仿真結果有差異，雖然實現(xiàn)了指標要求，但是與理論值有差異。 （ 2）通頻帶的測試 表 通過頻帶測試記錄表 對輸入信號的頻率從 20Hz 調到 20kHz, 使用示波器 觀察放大倍數(shù)最大時的幅值并 記錄。具體結果 : 表 帶阻網(wǎng)絡衰減測試記錄表 測試數(shù)據(jù) 頻率 頻率 20Hz 20Hz 500Hz 1kHz 5kHz 10kHz 10kHz 20kHz 20kHz Vi 幅值 由測試結果可知， 500Hz 的衰減最大，與 10kHz 相比衰減 。 4 系統(tǒng)測試 測試使用的儀器 信號發(fā)生器 FG708S 數(shù)字萬用表 UT52 直流穩(wěn)壓穩(wěn)流電源 JW4 型 數(shù)字 示波器 TDS 2020B 頻率特性測試儀 BT3D 指標測試和測試結果 前置放大器部分的指標測試和測試結果 （ 1）放大倍數(shù)和通頻帶的測試 采用示波器 TDS 2020B 對電壓幅值進行測量，當輸入信號有效值 5mV 時幅值為 5mV 2 = mV， 所以信號發(fā)生器幅值設為 7mV，改變信號頻率，在放大電路輸出端利用示波器測試不同頻率信號對應的輸出信號幅值 。程序分為控制部分 和數(shù)字處理部分。同理， 1 202f kH zRC???，取 R=500kΩ，可得到電容 C的大概值。功率放大器的負載為 RL=8Ω。 功率放大器電路的設計 電路如圖 ，設計為引入反饋的乙類推挽 MOS 管功率放大器。 A/D 采樣、 D/A轉換的電路的設計 A/D 部分實現(xiàn)模擬信號到數(shù)字信號 的轉換， ADC 采用 10 位的 MAX148。為了達到較高的精度，所用電阻精確度均為千分之一，電感電容也精確度較高。 為了實現(xiàn)輸出阻抗為 600Ω，在輸出端加射級跟隨器然后串聯(lián) 600Ω電阻。 AD60 NE5532級聯(lián) MAX148 Vi V1 V2 FPGA數(shù)字處理部分 輸出信號 Vo RL V3 圖 基于 FPGA的數(shù)字幅頻均衡功率放大器系統(tǒng)框圖 2 單元硬件電路設計 前置放大的設計 題目要求輸入信號有效值小于 10mV，電壓放大倍數(shù)不小于 400 倍，增益 A（ dB） =20 lg400=（ dB），而輸入信號頻率在 20Hz－ 20kHz，所以要求選用放大器須有足夠的增益和增益帶寬。 系統(tǒng)組成 經(jīng)過以上各 方面的方案論證與分析比較，本設計采用基于 FPGA 數(shù)字幅頻均衡功率放大器的方案。但丙類功放要求特殊形式負載，不適用低頻，而甲類放大器達不到效率≥ 60%的系統(tǒng)要求。經(jīng)過實際分析和性能比較， TLC5615 可達到 10 位轉換，串行輸出，外圍電路簡單。 （ 3） A/D 采樣電路 、 D/A 轉換電路的選擇 根據(jù)采樣定理，和信號的最高頻率 fsmax=20kHz,求得采樣頻率 fc 2fmax，即 fc 必須大 于 40kHz。另外，鑒于輸入信號為有效值小于 10mV 的小信號，放大器應考慮噪聲影響。但是 OP07 在頻率大約超過 10kHz 時增益隨頻率的變化而變化。本方案利用 FPGA 進行數(shù)字處理以實現(xiàn)幅頻均衡。 方 案二 ：基于 DSP 的 數(shù)字幅頻均衡功率放大器 該方案利用 DSP 對放大、帶阻后的信號進行數(shù)字處理， A/D 采樣之后利用 FFT 對幅值進行乘法補償，然后進行 IFFT 轉換成時域，再用 D/A 轉換為模擬量，最后利用低頻功放進行功率放大。 圖 數(shù)字幅頻均衡功率 放大 器組成框 圖 總體設計方案 方案論證與比較 （ 1） 整體方案選擇 方案 方案一：模擬式 幅頻均衡功率放大器 輸入信號經(jīng)過前置放大并經(jīng)過帶阻網(wǎng)絡后，信號的幅度將按照頻率的不同而衰減。該放大器 包括 前置 放大 、帶阻網(wǎng)絡、數(shù)字幅頻均 衡 和 低頻功率放大 電路 ， 其 組成 框 圖如圖 1 所示。模擬式均衡功率放大器避免 了大量的軟件編程，但是性能不穩(wěn)定，而且不符合本題目的數(shù)字幅頻均衡的任務要求。 方案三：基于 FPGA 的數(shù)字幅頻均衡功率放大器 信號經(jīng)前置放大、帶阻網(wǎng)絡后，可對其進行 A/D采樣，然 后利用 FFT 轉換到頻域后對各頻率的幅值進行補償，再利用 IFFT 進行反變換，經(jīng) D/A 轉換成模擬量，然后進行低頻功率放大。 （ 2） 前置放大的方案設計與選擇 方案一：利用兩級 OP07 放大， OP07 放大倍數(shù)較高，且元件易購得。 方案選擇：對于任務要求，前置放大器應該放大倍數(shù)足夠大，在 20Hz20kHz 的頻帶內增益穩(wěn)定。故選用方案二。選擇時考慮了 DAC0808 和 TLC5615 兩款芯片。通常運用的放大器中效率比較： η 甲 η 甲乙 η 乙 η 丙 η 丁 常用的放大器中理想情況下甲類放大器的最高效率為 50%，乙類功放的最高頻率為 %，丙類功放的最高頻率可達 85%90%。由于不能使用 MOS集成功率模塊，本設計使用晶體管二極管和分立的大功率 MOS 管等元件搭建了引入反饋的乙類推挽功率放大器。前置放大器使用 AD603 和 NE5532 級聯(lián)放大，阻帶網(wǎng)絡按題目說明焊接，得到頻域值，數(shù)字幅頻均衡部分使用 FPGA 技術，先用 MAX148 進行采樣，再利用 FFT 原理進行幅頻補償，然后進行 IFFT，經(jīng) D/A 轉換得到信號時域模擬量，再通過功率放大電路完成功率放大。在 20Hz20kHz 通頻帶內衰減小于 1dB。 圖 前置放大 電路圖 帶阻網(wǎng)絡的設計 根據(jù)題目說明 1 的帶阻網(wǎng)絡圖搭建帶阻電路。其波特圖特性為 400Hz左右衰減倍數(shù)大，從約 400Hz 向兩側的衰減倍數(shù)逐漸減小。 D/A 部分將數(shù)字處理部分得到的數(shù)字信號轉換成模擬信號，芯片采用 10 位轉換、串行輸出的 TLC5615，外圍電路如圖附錄 所示。因為經(jīng)過前置放大器、帶阻網(wǎng)絡、數(shù)字幅 頻均衡后的信號會使 Vi 放大 400 倍左右，所以當 Vi 為 5mV時功率放大器前端的輸入電壓 V3 約為 2V。 R 未算入后續(xù)電路的阻抗，所以可對 C 的值在附近調試。 圖 低頻功率放大器電路圖 3 軟件設計 FPGA 設計用 verilog 語言對其編程，采用 Quartus 的 Verilog 編譯。 主程序流程圖 流程圖如右圖所示。 （ 2）輸出電阻的測試 利用公式伏安法對輸出電阻進行測量： 表 輸出電阻測試記錄表 12( 1)ooLoURRU?? （令 RL=600Ω ） 求平均數(shù)后得： Ro=595（ Ω ） 帶阻網(wǎng)絡部分的指標測試和結果 要求以 10kHz 時輸出的信號 V2 電壓幅度為基準最大衰減≥ 10dB。 求平均值得： Po= （ W） 利用數(shù)字示波器 TDS 2020B 觀察輸出波形：輸出正弦波，無明顯失真。但是數(shù)字幅頻均衡方面因為時間有限而且編程要求較高所以實現(xiàn)效果不佳。 5 結論 本設計采用基于 FPGA 的數(shù)字幅頻均衡功率放大器的方案。數(shù)字幅頻均衡部分使用 FPGA 技術， A/D采樣后 利用 FFT 原理變換到頻域根據(jù)浮點 乘法原理對各點進行補償， 然后 IFFT得到時域，再經(jīng) D/A 轉換，通過功率放大電路完成功率放大。 （ 1） 帶阻網(wǎng)絡部分 圖 附錄 帶阻網(wǎng)絡電路圖 （ 2） A/D 采樣電路 圖附錄 A/D 采樣電路圖 （ 3） D/A 轉換部分電路 圖附錄 D/A 轉換電路圖 （ 4） 低通濾波算法電路 圖附錄 低通濾波器 （ 5） 高通濾波算法電路 圖附錄 高通濾波電路 目錄 摘要 ................................................................ I Abstract........................................................... II 1 緒論 .............................................................. 1 課題的目的和意義 .............................................. 1 FPGA 技術的發(fā)展及應用 ......................................... 2 FPGA 軟件設計工具 Quartus II .............................