基于fpga的fsk調(diào)制解調(diào)器設(shè)計(jì)畢業(yè)設(shè)計(jì)(論文)-全文預(yù)覽
【正文】 相位，0時用0相位。二、數(shù)字信號三種基本調(diào)制方式的特點(diǎn)幅移鍵控(ASK)把二進(jìn)制符號0和1分別用不同的幅度來表示。正交調(diào)幅QAM就是可以同時改變載波振幅和相位的調(diào)制方式，根據(jù)載波相位變化，調(diào)制分為兩大類，即線性與非線性以及連續(xù)與不連續(xù)。通常在傳輸前要對數(shù)字基帶信號進(jìn)行處理，減少其低頻分量與高頻分量，使能量向中頻集中，或者采用數(shù)字調(diào)制技術(shù)進(jìn)行頻譜搬移，以適應(yīng)傳輸信道更高頻譜范圍的要求。（edif）的EDA工業(yè)標(biāo)準(zhǔn)文件。（4）對于用VHDL完成的一個確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級網(wǎng)表。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。在對一個設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個實(shí)體。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。 從EDA技術(shù)的發(fā)展上看，已出現(xiàn)用于CPLD/FPGA設(shè)計(jì)的硬件C語言編譯軟件，雖然還不成熟，應(yīng)用極少，但它有可能會成為繼VHDL和Verilog之后，設(shè)計(jì)大規(guī)模CPLD/FPGA的又一種手段。目前最主要的硬件描述語言是VHDL和Verilog HDL。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。Quartus II對第三方EDA工具的支持對第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個階段使用熟悉的第三放EDA工具。Quartus II對器件的支持Quartus II支持Altera公司的MAX 3000A系列、MAX 7000系列、MAX 9000系列、ACEX 1K系列、APEX 20K系列、APEX II系列、FLEX 6000系列、FLEX 10K系列，支持MAX7000/MAX3000等乘積項(xiàng)器件。Quartus II 是Altera公司繼Max+plus II之后開發(fā)的一種針對其公司生產(chǎn)的系列CPLD/PGFA器件的綜合性開發(fā)軟件，它的版本不斷升級，這里介紹的是Quartus II ，該軟件有如下幾個顯著的特點(diǎn)：Quartus II 的優(yōu)點(diǎn)該軟件界面友好，使用便捷，功能強(qiáng)大，是一個完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，是先進(jìn)的EDA工具軟件。這些工具都有較強(qiáng)的功能，一般可用于幾個方面，例如很多軟件都可以進(jìn)行電路設(shè)計(jì)與仿真，同時還可以進(jìn)行PCB自動布局布線，可輸出多種網(wǎng)表文件與第三方軟件接口。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。5) FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 基本特點(diǎn)1）采用FPGA設(shè)計(jì)ASIC電路(專用集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 工作原理FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。CPLD和FPGA還有一個區(qū)別：CPLD下電之后，原有燒入的邏輯結(jié)構(gòu)不會消失；而FPGA下電之后，再次上電時，需要重新加載FLASH里面的邏輯代碼，需要一定的加載時間。 CPLD和FPGA另外一個區(qū)別是大多數(shù)的FPGA含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。CPLD是一個有點(diǎn)限制性的結(jié)構(gòu)。 早在1980年代中期，F(xiàn)PGA已經(jīng)在PLD設(shè)備中扎根。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價(jià)。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，但是功耗較低。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。
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