基于fpga的fsk調(diào)制解調(diào)器設計畢業(yè)設計(論文)-展示頁
2025-01-25 12:56本頁面
【正文】 近幾年的演進趨勢越來越明顯：一方面，F(xiàn)PGA供應商致力于采用當前最先進的工藝來提升產(chǎn)品的性能，降低產(chǎn)品的成本；另一方面，越來越多的通用IP（知識產(chǎn)權）或客戶定制IP被引入FPGA中，以滿足客戶產(chǎn)品快速上市的要求。CPLD和FPGA還有一個區(qū)別：CPLD下電之后，原有燒入的邏輯結構不會消失；而FPGA下電之后，再次上電時，需要重新加載FLASH里面的邏輯代碼，需要一定的加載時間。允許他們的設計隨著系統(tǒng)升級或者動態(tài)重新配置而改變。 CPLD和FPGA另外一個區(qū)別是大多數(shù)的FPGA含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。這樣的結果是缺乏編輯靈活性，但是卻有可以預計的延遲時間和邏輯單元對連接單元高比率的優(yōu)點。CPLD是一個有點限制性的結構。CPLD邏輯門的密度在幾千到幾萬個邏輯單元之間，而FPGA通常是在幾萬到幾百萬。 早在1980年代中期，F(xiàn)PGA已經(jīng)在PLD設備中扎根。因為這些芯片有比較差的可編輯能力，所以這些設計的開發(fā)是在普通的FPGA上完成的，然后將設計轉(zhuǎn)移到一個類似于ASIC的芯片上。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。一個出廠后的成品FPGA的邏輯塊和連接可以按照設計者而改變，所以FPGA可以完成所需要的邏輯功能。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。 編 號： 審定成績： 重慶郵電大學畢業(yè)設計（論文）設計（論文）題目：基于FPGA的FSK調(diào)制解調(diào)器設計學 院 名 稱 ：自動化學 生 姓 名 ：唐大亮專 業(yè) ：自動化班 級 ：0810904學 號 ：2009212482指 導 教 師 ：周圍答辯組 負責人 ：填表時間：2013 年 5 月重慶郵電大學教務處制摘 要第 15 頁 共 18 頁ABSTRACT 前 言 4第一章 FPGA設計基礎 4第一節(jié) FPGA簡介 4一、背景 4二、 工作原理 5三、 基本特點 5第二節(jié) EDA設計平臺選擇 6一、 EDA工具軟件 6二、 Quartus II簡介 6第三節(jié) 硬件描述語言的選擇 7一、 HDL概述 7二、 VHDL簡介 7三、HDL開發(fā)流程 8第二章 FSK調(diào)制解調(diào)原理 9第一節(jié) 數(shù)字調(diào)制技術 9第二節(jié) 數(shù)字調(diào)制的分類及特點 9一、數(shù)字調(diào)制的分類 9二、數(shù)字信號三種基本調(diào)制方式的特點 9第三節(jié) 2FSK調(diào)制解調(diào)原理 10一、 2FSK的調(diào)制原理 10二、2FSK信號的解調(diào) 12第三章 調(diào)制解調(diào)器系統(tǒng)方案設計 14第一節(jié) 系統(tǒng)的實現(xiàn)原理 14第二節(jié) FSK調(diào)制方式的比較 14第三節(jié) FSK調(diào)制系統(tǒng)設計 14第四節(jié) FSK解調(diào)系統(tǒng)設計 14第四章 軟件設計及仿真 14第五章 總結 14致謝 14參考文獻 14前 言第一章 FPGA設計基礎第一節(jié) FPGA簡介一、背景 以硬件描述語言（Verilog或VHDL）所完成的電路設計，可以經(jīng)過簡 單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC設計驗證的技術主流。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復雜一些的組合功能比如解碼器或數(shù)學方程式。 系統(tǒng)設計師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復雜的設計，但是功耗較低。廠商也可能會提供便宜的但是編輯能力差的FPGA。另外一種方法是用CPLD（復雜可編程邏輯器件備）。CPLD和FPGA包括了一些相對大數(shù)量的可編輯邏輯單元。 CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結構。這個結構由
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