基于fpga的fsk調(diào)制解調(diào)器設(shè)計(jì)畢業(yè)設(shè)計(jì)(論文)-全文預(yù)覽
【正文】 基帶數(shù)字信號(hào)對(duì)載波的振幅、頻率和相位等不同參數(shù)所進(jìn)行的調(diào)制，可把數(shù)字調(diào)制方式分為 3 種基本類型：幅度鍵控（ ASK）、頻移鍵控（ FSK）和相移鍵控（ PSK）。二相移相鍵控（ BPSK），四相移相鍵控（ QPSK）、交錯(cuò)正交移相鍵控（ OQPSK）屬 “不連續(xù)相位路徑數(shù)字調(diào)制 ”；最小移頻鍵控（ MSK）屬 “線性連續(xù)相位路徑數(shù)字調(diào)制 ”；正弦移頻鍵控（ SFSK）、平滑調(diào)頻（ TFM）、高斯濾波最小頻移頻鍵控（ GMSK）屬 “非線性連續(xù)相位路徑數(shù)字調(diào)制 ”。如 2KHz 表示 0， 3KHz 表示 1。 總之，相干 PSK、 DPSK 與非相干 PSK 目前使用較多，其中相干 PSK、 DPSK 主要用于高速數(shù)據(jù)傳輸。 設(shè) ???????????n snn sn nTtgatsnTtgats)()()()(21 （ ） 于是，可以將 2FSK 信號(hào)表示為 )c o s ()()c o s ()()( 22112 nnF S K twtstwtstS ?? ???? （ ） 2FSK 信號(hào)的典型時(shí)間波形如圖 所示。 圖 第 12 頁(yè) 共 17 頁(yè) 二、 2FSK 信號(hào)的解調(diào) 2FSK 的解調(diào)也可以分為非相干（包絡(luò)檢波）和相干解調(diào) 。接收信號(hào)經(jīng)過(guò)上下兩路帶通濾波器濾波、與本地相干載波相乘和低通濾波后，進(jìn)行抽樣判決。在圖 中，輸入信號(hào)經(jīng)過(guò)限幅后產(chǎn)生矩形波，經(jīng)微分、整流、脈沖波形成形后得到與頻率變化相關(guān)的矩形脈沖波，再經(jīng)低通濾波器濾除高次諧波，便恢復(fù)出與原數(shù)字信號(hào)對(duì)應(yīng)的數(shù)字基帶信號(hào)。 圖 2FSK 相干解調(diào)原理方框圖 第 13 頁(yè) 共 17 頁(yè) 2FSK 另外一種常用而簡(jiǎn)便的解調(diào)方法是過(guò)零檢波解調(diào)法，其解調(diào)原 理框圖及各點(diǎn)時(shí)間波形如圖 （ a）和（ b）所示。圖中兩個(gè)中心頻率為 1f 和 2f 帶通濾波器的作用是取出頻率為 1f 和 2f 高頻信號(hào)，包絡(luò)檢波器將各自的包絡(luò)取出至抽樣判決器，抽樣判決器在抽樣脈沖達(dá)到時(shí)對(duì)包絡(luò)的樣值 1v 和 2v 進(jìn)行判決，判決準(zhǔn)則是當(dāng)抽樣值滿足1v 2v 判為 1f 頻率代表的數(shù)字基帶信號(hào)，即“ 1”碼；當(dāng) 1v 2v 時(shí)判為 2f 頻率代表的數(shù)字基帶信號(hào)，即“ 0”碼。圖 （ a）所示為模擬調(diào)頻法，它是利用二進(jìn)制基帶信號(hào)對(duì)載波進(jìn)行調(diào)頻，這種方法不存在相位斷續(xù)的現(xiàn)象，是頻移鍵控通信方式早期采用的實(shí)現(xiàn)方法。設(shè)二進(jìn)制數(shù)字信號(hào)的“ 1”對(duì)應(yīng)載波 1f ，“ 0”對(duì)應(yīng)載波 2f ，而且 1f 和 2f 之間的改變是瞬間完成的。如 1 時(shí)用 π相位， 0 時(shí)用 0 相位。 二、數(shù)字信號(hào)三種基本調(diào)制方式的特點(diǎn) 幅移鍵控 (ASK)把二進(jìn)制符號(hào) 0 和 1 分別用不同的幅度來(lái)表示。正交調(diào)幅 QAM 就是可以同時(shí)改變載 波振幅和相位的調(diào)制方式，根據(jù)載波相位變化，調(diào)制分為兩大類，即線性與非線性以及連續(xù)與不連續(xù)。通常在傳輸前要對(duì)數(shù)字基帶信號(hào)進(jìn)行處理， 減少其 低頻分量與高頻分量， 使能量向中頻集中，或者采用數(shù)字調(diào)制技術(shù)進(jìn)行頻譜搬移， 以適應(yīng)傳 輸信道更高頻譜范 圍的要求。邏輯綜合軟件會(huì)生成 .edf（ edif）的 EDA 工業(yè)標(biāo)準(zhǔn)文件。（ 4）對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。強(qiáng)大的行為描述能力是避開(kāi)具體的器 件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。有專家認(rèn)為，在新的世紀(jì)中， VHDL于 Verilog 語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡(jiǎn)稱87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。 從 EDA 技術(shù)的發(fā)展上看，已出現(xiàn)用于 CPLD/FPGA 設(shè)計(jì)的硬件C 語(yǔ)言編譯軟件，雖然還不成熟，應(yīng)用極少，但它有可能會(huì)成為繼 VHDL 和 Verilog 之后，設(shè)計(jì)大規(guī)模 CPLD/FPGA 的又一種手段。目前最主要的硬件描述語(yǔ)言是 VHDL 和 Verilog HDL。改進(jìn)了軟件的 LogicLock 模塊設(shè)計(jì)功能，增添 了FastFit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了 調(diào)試能力。 Quartus II 對(duì) 第三方 EDA 工具 的支持 對(duì)第三 方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三放 EDA 工具。 Quartus II 對(duì)器件的支持 Quartus II 支持 Altera 公司的 MAX 3000A 系列、 MAX 7000 系列、 MAX 9000 系列、 ACEX 1K 系列、APEX 20K 系列、 APEX II 系列、 FLEX 6000 系列、 FLEX 10K 系列， 支持 MAX7000/MAX3000 等乘積項(xiàng)器件 。 Quartus II 是 Altera公司 繼 Max+plus II之后開(kāi)發(fā)的一種針對(duì)其公司生產(chǎn)的系列 CPLD/PGFA器件 的綜合性開(kāi)發(fā)軟件 ， 它的版本不斷升級(jí)，從 ，這里介紹的是Quartus II ，該軟件有 如下幾個(gè)顯著的特點(diǎn)： Quartus II 的優(yōu)點(diǎn) 該軟件界面友好，使用便捷，功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，是先進(jìn)的 EDA工具軟件。這些工具都有較強(qiáng)的功能，一般可用于幾個(gè)方面，例如很多 軟件都可以進(jìn) 行 電路設(shè)計(jì)與仿真 ，同時(shí)還可以進(jìn)行 PCB 自動(dòng)布局布線，可輸出多種網(wǎng)表文件與 第三方軟件 接口。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的 電路 功 第 6 頁(yè) 共 17 頁(yè) 能。 加電時(shí)， FPGA 芯片 將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài) 。 5) FPGA 采用高速 CMOS 工藝， 功耗 低，可以與 CMOS、 TTL 電平兼容。 三、 基本特點(diǎn) 1）采用 FPGA 設(shè)計(jì) ASIC 電路 (專用集成電路 )，用戶不需要投片生產(chǎn)，就能得到合用的 芯片 。 第 5 頁(yè) 共 17 頁(yè) 二、 工作原理 FPGA 采用了 邏輯單元 陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。
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