【正文】 VHDL硬件描述語(yǔ)言的方便性和靈活性，可以使編程技能快速提高。雖然目前國(guó)內(nèi)推廣剛起步，但已受到單片機(jī)愛(ài)好者、從事單片機(jī)教學(xué)的教師、致力于單片機(jī)開(kāi)發(fā)應(yīng)用的科技工作者的青睞。 在本設(shè)計(jì)中，采用 QuartusII軟件仿真，所以可以通過(guò)波形文件直觀的反映出輸出的數(shù)字量的變化情況，以達(dá)到波形輸出的仿真。 為簡(jiǎn)化設(shè)計(jì)過(guò)程，本設(shè)計(jì)并未采用 DDS技術(shù)，而是采用描點(diǎn)輸出的方式，實(shí)現(xiàn)波形發(fā)生器的設(shè)計(jì)。 波形設(shè)計(jì) 采用 DDS技術(shù)可以很方便地產(chǎn)生各種高質(zhì)量的波形。 architecture behav of fulladder is BEGIN s=a xor b xor Ci。結(jié)構(gòu)體有三種描述方式，分別是行為（ BEHAVIOR）描述方式、數(shù)據(jù)流（ DATAFLOW）描述方式和結(jié)構(gòu)描述方式。 Co,s: out std_logic_vector(7 downto 0))。 第二部分是程序的實(shí)體，定義電路單元的輸入 /輸出引腳名稱。 library ieee。此外， QuartusII通過(guò)和 DSP Builder工具與 Matlab/SIMULINK相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP應(yīng)用系統(tǒng)；支持 Altera的片上可編程系統(tǒng)開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件設(shè)計(jì)、可編程邏輯設(shè)計(jì)于一體，是一種綜性的開(kāi)發(fā)平臺(tái)。 設(shè)計(jì)工具簡(jiǎn)介 本次設(shè)計(jì)是基于 Altera公司的 QuartusII軟件。 VHDL的語(yǔ)法是基于 ADA語(yǔ)言的，而 Verilog的語(yǔ)法是基于 C語(yǔ)言的。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用 VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門(mén)級(jí)邏輯電路的網(wǎng)表，下載到具體的 FPGA器件中去，從而實(shí)現(xiàn)可編程的專用集成電路 （ ASIC） 的設(shè)計(jì) 。 VHDLamp。當(dāng)需要修改 FPGA功能時(shí)，只需換一片 EPROM即可。 使用 FPGA時(shí)， 可以根據(jù)不同的配置模式，采用不同的編程方式。 二 、 FPGA可做其它全定制或半定制 ASIC電路的中試樣片。 CLB在器件中排列為陣列，周圍有環(huán)形內(nèi)部連線， IOB分布在四周的管腳上。 與傳統(tǒng)們陣列和掩?？删幊涕T(mén)陣列 (MPGA)相比， FPGA具有很多的優(yōu)點(diǎn)，傳統(tǒng)門(mén)陣列可以用來(lái)設(shè)計(jì)任何電路，但是只能在工廠中一次性編程，而且還需要針對(duì)該電路的特定的掩模。因此，對(duì)波形發(fā)生器的設(shè)計(jì)勢(shì)在必行。 現(xiàn)如今是信息時(shí)代，人們對(duì)使用計(jì)算機(jī)獲取信息、處理信息的依賴性也越來(lái)越高。采用傳統(tǒng)的模擬振蕩電路構(gòu)成的波形發(fā)生器產(chǎn)生的信號(hào)頻率精度低，不僅成本高，外圍電路復(fù)雜，易受外界干擾，而且調(diào)試?yán)щy，不便于調(diào)控，實(shí)現(xiàn)的性能指標(biāo)也不理想。 12基于 FPGA 和 Quartus II 設(shè)計(jì)的智能函數(shù)發(fā)生器 第 1 頁(yè) 20世紀(jì) 90年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法。 11 附錄 B 系統(tǒng)仿真圖 6 系統(tǒng)仿真時(shí)序圖 4 程序設(shè)計(jì)原理框圖 3 VHDL 程序語(yǔ)言基本設(shè)計(jì) 1 VHDL 和 VERILOG 簡(jiǎn)介 本設(shè)計(jì)采用 FPGA來(lái)設(shè)計(jì)制作多功能信號(hào)發(fā)生器。 課程設(shè)計(jì) 基于 FPGA 和 Quartus II 設(shè)計(jì)的智能函數(shù)發(fā)生器 題 目 基于 FPGA 和 Quartus II設(shè)計(jì)的智能函數(shù)發(fā)生器 所在院 (系 ) 物理與電信工程學(xué)院 基于 FPGA 和 Quartus II 設(shè)計(jì)的智能函數(shù)發(fā)生器 基于 FPGA 和 Quartus II 設(shè)計(jì)的智能函數(shù)發(fā)生器 [摘要 ] 信號(hào)發(fā)生器又稱信號(hào)源或振蕩器，在生產(chǎn)實(shí)踐和科技領(lǐng)域中有著廣泛的應(yīng)用。在工業(yè)、農(nóng)業(yè)、生物醫(yī)學(xué)等領(lǐng)域內(nèi)，如高頻感應(yīng)加熱、熔煉、淬火、超聲診斷、核磁共振成像等，都需要功率或大或小、頻率或高或低的信號(hào)發(fā)生器。 目錄 基于 FPGA 和 Quartus II 設(shè)計(jì)的智能函數(shù)發(fā)生器 3 設(shè)計(jì)工具簡(jiǎn)介 3 4 4 系統(tǒng)的軟件設(shè)計(jì)與仿真 因此，本文主要利用 VHDL，設(shè)計(jì)制作一個(gè)多功能波形發(fā)生器。而純單片機(jī)的方法雖便于控制但又難以達(dá)到題目的要求。無(wú)論是采用傳統(tǒng)的模擬振蕩電路還是專用的集成芯片所作的波形發(fā)生器已不能滿足需要。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn) 。 FPGA器件在結(jié)構(gòu)上，由邏輯功能塊排列為陣列，它的結(jié)構(gòu)可以分為三個(gè)部分：可編程快 CLB（ Configurable Logic Blocks） 、可編程 I/O模塊 IOB（ Input Block） 和可編程內(nèi)部連線 PI（ Programmable Interconnect）。 FPGA的基本特點(diǎn)主要有： 一 、 采用 FPGA設(shè)計(jì) ASIC電路，用戶不需要投片生 產(chǎn)，就能得到合用的芯片。 五 、 FPGA采用高速 CHMOS工藝，功耗低，可以與 CMOS、 TTL電平兼容。 FPGA的編程無(wú)須專用的 FPGA編程器，只須用通用的 EPROM、PROM編程器即可。 FPGA有多種配置模式：并行主模式為一片 FPGA加一片 EPROM的方式；主從模式可以支持一片 PROM編程多片 FPGA；串行模式可以采用串行 PROM編程 FPGA；外設(shè)模式可以將 FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程 。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法， VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下 （ Top to Down）和基于庫(kù) （ Library Based） 的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。 Verilog 適合算法級(jí)，寄存器級(jí)，邏輯級(jí)，門(mén)級(jí)和版圖級(jí)等各個(gè)層次的設(shè)計(jì)和描述 。 本設(shè)計(jì)中采用 VHDL語(yǔ)言進(jìn)行設(shè)計(jì)。 QuartusII平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter的協(xié)作設(shè)計(jì)。 第一部分是程序包，程序包是用 VHDL語(yǔ)言編寫(xiě)的共享文件，定義在設(shè)計(jì)結(jié)構(gòu)體和實(shí)體中將要用到的常數(shù)、數(shù)據(jù)類型、子 程序和設(shè)計(jì)好的電路單元等，放在文件目錄名稱為 IEEE的程序包庫(kù)中。 use 。 ENTITY fulladder IS PORT(a,b,Ci:in std_logic。 第三部分是程序的結(jié)構(gòu)體，具體描述電路的內(nèi)部結(jié)構(gòu)和邏輯功能。結(jié)構(gòu)體的名稱可以任取。 以上三段程序是一個(gè)完整的 VHDL程序段，實(shí)現(xiàn)的功能是一位全加器。在實(shí)物設(shè)計(jì)中，可以使用 D/A接口來(lái)實(shí)現(xiàn)波形信號(hào)的輸出。語(yǔ)句，同時(shí)將 tmp輸出，當(dāng) tmp=“ 11111111” ；時(shí)，將 tmp值清零，執(zhí)行下一個(gè)循環(huán)。它是目前最好的仿真單片機(jī)及外圍器件的工具。在編譯方面，它也支持 IAR、 Keil和 MPLAB等多種編譯器，系統(tǒng)仿真圖如下圖所示： 基于 FPGA 和 Quartus II 設(shè)計(jì)的智能函數(shù)發(fā)生器 第 7 頁(yè) RTL 仿真硬件圖 Technolog Map View