【正文】 to achieve the generation and the demodulation of three modulation signal—— ASK,FSK,PSK as carrier through sinusoidal system uses the ALTERA pany39。 在通信理論上，先后形成了“過(guò)濾和預(yù)測(cè)理論”、“香濃信息論”， “糾 錯(cuò)編碼理論”，“信源統(tǒng)計(jì)特性理論”， “調(diào)制理論”等?；鶐盘?hào)一般都包含有 較低 的頻率 ，甚至是直流的分量，很難通過(guò)有限尺寸的天線(xiàn)得到有效輻射，因而無(wú)法利用無(wú)線(xiàn)信道來(lái)直接傳播。代表所傳信息的原始信號(hào)，是 調(diào)制載波的信號(hào)。 二進(jìn)制數(shù)字調(diào)制所用調(diào)制信號(hào) 由“ 0” 和 “ 1”代表的數(shù)字信號(hào)脈沖序列組成。 雖然三種調(diào)制解調(diào)的原理比較簡(jiǎn)單，但作為數(shù)字通信原理的入門(mén)學(xué)，理解 ASK， PSK， FSK 后可以容易理解其他更復(fù)雜的調(diào)制系統(tǒng)，為以后的進(jìn)一步發(fā)展打下基礎(chǔ)。和其他通用 DSP相比， FPGA在處理方式上和設(shè)計(jì)編程上有很大的區(qū)別，它更 強(qiáng)調(diào)數(shù)據(jù)的平行處理和流水線(xiàn)處理并且有更強(qiáng)的靈活性和可編程型，所以 FPGA在定點(diǎn)數(shù)據(jù)處理方面有很大的優(yōu)勢(shì)。針對(duì)傳統(tǒng)用硬件實(shí)現(xiàn)數(shù)字調(diào)制解調(diào)的方法 ,特別是相干解調(diào)需要提取載波 ， 設(shè)備相對(duì)復(fù)雜、成本較高的特點(diǎn) ,研究了基于 FPGA芯 片的調(diào)制解調(diào)系統(tǒng)，即通過(guò) Quartus II軟件 ， 采用 VHDL硬件描述語(yǔ)言 ， 利用 DE2開(kāi)發(fā)板設(shè)計(jì)并實(shí)現(xiàn) ASK， FSK， PSK的調(diào)制解調(diào)器。 4 Altera 也為 Cylcone II 器件客戶(hù)提供了 40 多個(gè)可定制 IP 核， Altera和 Altera Megafunction 伙伴計(jì)劃 (AMPPSM)合作者提供的不同的 IP 核是專(zhuān)為Cyclone II 架構(gòu)優(yōu)化的，包括： Nios II 嵌 入式處理器； DDR SDRAM 控制器；FFT/IFFT； PCI 編譯器； FIR 編譯器； NCO 編譯器； POSPHY 編譯器； Reed Solomon編譯器； Viterbi 編譯器等。由于利用相干解調(diào)方法需要本地載波參與解調(diào)，會(huì) 使系統(tǒng)復(fù)雜且準(zhǔn)確度降低，因此采用非相干解調(diào)，以正確解調(diào)出基帶信號(hào) 。 5 第四章結(jié)合硬件平臺(tái) 進(jìn)行方案選擇，設(shè)計(jì)數(shù)字調(diào)制 解調(diào)系統(tǒng) ，包括程序的編寫(xiě)及硬件模塊設(shè)計(jì) ， 以及 仿真結(jié)果 。 EDA 技術(shù)可把數(shù)字通信技術(shù)，微電子技術(shù)和現(xiàn)代電子設(shè)計(jì)自動(dòng)技術(shù)結(jié)合起來(lái)，實(shí)現(xiàn)硬件設(shè)計(jì)軟件化，加速了數(shù)字通信系統(tǒng)設(shè)計(jì)的效率，降低了設(shè)計(jì)成本。 Quartus II 提供一個(gè)容易適應(yīng)特定設(shè)計(jì)所需要的完整的 多平臺(tái)設(shè)計(jì)環(huán)境。 電路設(shè)計(jì)與輸入是指通過(guò) 某些規(guī)范的描述方式 ， 將工程師電路構(gòu)思輸入給EDA 工具。但是在大型設(shè)計(jì)中，這種方法的可維護(hù)性較差，不利于模塊構(gòu)造與重用。波形輸入和狀態(tài)機(jī)輸入方法是兩種常用的輔助設(shè)計(jì)輸入方法：使用波形輸入時(shí)，繪制出激勵(lì)波形與輸出波形， EDA 軟件就能自動(dòng)地根據(jù)響應(yīng)關(guān)系進(jìn)行設(shè)計(jì)；使用狀態(tài)機(jī)輸入法時(shí)，設(shè)計(jì)者只需要畫(huà)出狀態(tài)轉(zhuǎn)移圖， EDA 軟件就能生成相應(yīng)的 HDL 代碼或原理圖，使用十分方便。 Quartus II 的設(shè)計(jì)流程與過(guò)去傳統(tǒng)意義的電子設(shè)計(jì)大不相同。 圖 Quartus II 主要設(shè)計(jì)環(huán)節(jié) 這幾個(gè)環(huán)節(jié)分別介紹如下： （ 1） 設(shè)計(jì)輸入 ： 9 設(shè)計(jì)輸入包括圖形輸入和硬件描述語(yǔ)言（ HDL）文本輸入兩大類(lèi)型。Quartus II 支持層次化設(shè)計(jì)，可以在一個(gè)新的輸入編輯環(huán)境中調(diào)用不同輸入設(shè)計(jì)方式完成的模塊，從而完成混合輸入設(shè)計(jì)以發(fā)揮二者各自特色。因此，綜合就是將電路的高級(jí)語(yǔ)言（如行為描述）轉(zhuǎn)換成低級(jí)的，可與 FPGA/CPLD 的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序 ， 既可以使用 Quartus II 中的綜合器來(lái)分析設(shè)計(jì)文件和建立工程數(shù)據(jù)庫(kù)，也可使用其他 EDA 綜合工具綜合設(shè)計(jì)文件，然后產(chǎn)生與 Quartus II 軟件配合使用的網(wǎng)表文件。 Quartus II 可以通過(guò)建立和編輯波形文件，來(lái)執(zhí)行仿真波形的模擬分析。它將每個(gè)邏輯 功能分配給最好的邏輯單元位置，進(jìn)行布線(xiàn)和時(shí)序，并選擇相應(yīng)的互連路徑和引腳分配。最后是將下載或配置文件通過(guò)編程電纜向 FPGA 或 CPLD 進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證。 （ 3） 對(duì)圖形文件進(jìn)行編譯，檢查電路是否有誤。 SignalTap II嵌入邏輯分析儀集成到 Quartus II 設(shè)計(jì)軟件中，能夠捕獲和顯示可編程單芯片系統(tǒng)（ SOPC）設(shè)計(jì)中實(shí)時(shí)信號(hào)的狀態(tài)，這樣開(kāi)發(fā)者就可以在整個(gè)設(shè)計(jì)過(guò)程中以系統(tǒng)級(jí)的速度觀(guān)察硬件和軟件的交互作用。 SignalTap II 嵌入式邏輯分析器，提供了芯片測(cè)試的一個(gè)很好的途徑。以下描述設(shè)置 SignalTap II文件的基本流程： （ 1） 設(shè)置采樣時(shí)鐘 ： 采樣時(shí)鐘決定了顯示信號(hào)波形的分辨率，它的頻率要大于被測(cè)信號(hào)的最高頻率，否則無(wú)法正確反映被測(cè)信號(hào)波形的變化。 （ 3） 配置采樣深度、確定 RAM 的大小。 （ 5） 觸發(fā)級(jí)別 ： SignalTap II 支持多觸發(fā)級(jí)的觸發(fā)方式，最多可支持 10級(jí)觸發(fā)。 SignalTap II 可將數(shù)據(jù)通過(guò)多余的 I/O 引腳輸出，以供外設(shè)的邏輯分析器使用；或輸出為 csv、 tbl、 vcd、vwf 文件格式以供第三方仿真工具使用。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 14 VHDL 語(yǔ)言的基本結(jié)構(gòu)：一個(gè)完整的 VHDL 語(yǔ)言程序通常包括實(shí)體聲明（ Entity Declaration）、結(jié)構(gòu)體（ Architecture Body）、配置（ Configuration）、程序包（ Package）和庫(kù)（ Library）五個(gè)組成部分。庫(kù)可由用戶(hù)生成或芯片制造商提供，以便共享。 庫(kù)主要用于存放已經(jīng)編譯的實(shí)體、結(jié)構(gòu)體、程序包和配置，可由用戶(hù)自主生成或有 ASIC 芯片制造商提供相應(yīng)的庫(kù)，以便于設(shè)計(jì)中為大家所共享。 要使用程序包時(shí)，可以用 USE語(yǔ)句說(shuō)明。 （ 2） 庫(kù)（ Library） 庫(kù)是專(zhuān)門(mén)存放預(yù)先編譯好的程序包（ package）的地方。實(shí)際中一個(gè)庫(kù)就對(duì)應(yīng)一個(gè)目錄，預(yù)編譯程序包的文件就放在此目錄中。 表 IEEE兩個(gè)標(biāo)準(zhǔn)庫(kù) “std” 與 “ieee” 中所包含的程序包的簡(jiǎn)單解釋。 實(shí)體中定義了該設(shè)計(jì)所需的輸入 /輸出信號(hào)，信號(hào)的輸入 /輸出類(lèi)型被稱(chēng)為端口模式，同時(shí)實(shí)體中還定義他們的數(shù)據(jù)類(lèi)型。 端口類(lèi)型（ TYPE）有以下幾種類(lèi)型： Integer： 可用作循環(huán)的指針或常數(shù)，通常不用于 I/O信號(hào)； Bit： 可取值 “ 0” 或 “ 1” ； std_ logic： 工業(yè)標(biāo)準(zhǔn)的邏輯類(lèi)型，取值 “ 0” ， “ 1” ， “ X” 和 “ Z” ； std_ logic_ vector： std_ logic的組合，工業(yè)標(biāo)準(zhǔn)的邏輯類(lèi)型。結(jié)構(gòu)體對(duì)其基本設(shè) 計(jì)單元的輸入輸出關(guān)系可以用 3種方式進(jìn)行描述，即行為描述（基本設(shè)計(jì)單元的數(shù)學(xué)模型描述）、寄存器傳輸描述（數(shù)據(jù)流描述）和結(jié)構(gòu)描述（邏輯元件連接描述）?？腕w主要包括以下 3種：信號(hào)、常數(shù)、變量（ Signal、 Constant、 Variable）。通常賦值在程序開(kāi)始前進(jìn)行，該值的數(shù)據(jù)類(lèi)型則在說(shuō)明語(yǔ)句中指明。變量說(shuō)明語(yǔ)句的格式如下： Variable 變量名：數(shù)據(jù)類(lèi)型 約束條件 :=表達(dá)式； 變量的賦值符號(hào) “:=” 。信號(hào)說(shuō)明語(yǔ)句的格式如下： Signal 信號(hào)名：數(shù)據(jù)類(lèi)型 約束條件 =表達(dá)式 ； 信號(hào)的賦值符號(hào)為 “ =” 。 （ 3） VHDL常用語(yǔ)句 VHDL 常用語(yǔ)句分并行（ Concurrent）語(yǔ)句和順序（ Sequential）語(yǔ)句： 并行語(yǔ)句（ Concurrent） :并行語(yǔ)句 總是處于進(jìn)程（ PROCESS）的外部。如 ifthenelse語(yǔ)句 21 ASK 的調(diào)制與解調(diào) 振幅鍵控是正弦載波的幅度隨數(shù)字基帶信號(hào)而變化的數(shù)字調(diào)制。 一般情況下，調(diào)制信號(hào)是具有一定波形形狀的二進(jìn)制序列，即 （ ） 式 31 中 Ts 為碼元間隔； g(t)為調(diào)制信號(hào)的脈沖形狀表達(dá)式，為討論方便，這里設(shè)其為單極性不歸 零 的矩形脈沖； 為二進(jìn)制符號(hào)， 見(jiàn)公式 ： （ ） ? ? ? ????????nsn nTtgats????? )1(01PPan 概率為概率為 22 借助于模擬幅度調(diào)制原理，二進(jìn)制序列幅移鍵控信號(hào)的一般表達(dá)式 見(jiàn)式。設(shè)計(jì)電路時(shí)，考慮到成本等綜合因素，在 2ASK 系統(tǒng)中很少使用相干解調(diào)。 移相 s ( t )( b ) 25 2PSK 信號(hào)的波形圖如圖 所示 ： 圖 PSK 信號(hào)波形 PSK 解調(diào)原理 2PSK 信號(hào)的解調(diào)只能用相干解調(diào)一種形式。 若二進(jìn)制基帶信號(hào)的 1 符號(hào)對(duì)應(yīng)于載波頻率 f1， 0 符號(hào)對(duì)應(yīng)于載波頻率 f2，則二進(jìn)制移頻鍵控信號(hào)的時(shí)域表達(dá)式 見(jiàn)式 ： 1 0a1 1 0 1 0 0bcde 27 （ ） 調(diào)制方式如圖 所示： 圖 FSK 調(diào)制框圖 輸入序列為 1001 時(shí)，已調(diào) 2FSK 的輸出波形如圖 所示，圖中 f1 代表 “ 1” ，f2 代表 “ 0” 。過(guò)零檢測(cè)法的基本思想是，利用不同頻率的正弦波在一個(gè)碼元間隔內(nèi) 過(guò)零點(diǎn)數(shù)目的不e2F S K( t )帶通濾波器??1包絡(luò)檢波器抽樣判決器輸出定時(shí)脈沖帶通濾波器???包絡(luò)檢波器( a )e2F S K( t )帶通濾波器??1低 通濾波器抽樣判決器輸出定時(shí)脈沖帶通濾波器???低通濾波器相乘器相乘器c o s ??1tc o s ??2t( b ) 29 同，來(lái)檢測(cè)已調(diào)波中頻率的變化。 DDS 同 DSP（數(shù)字信號(hào)處理）一樣，是一項(xiàng)關(guān)鍵的數(shù)字化技術(shù)。累加寄存器一方面將上一時(shí)鐘周期作用后所產(chǎn)生的新的數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時(shí)鐘的作用下繼續(xù)與頻率控 制數(shù)據(jù) M 相加 ； 另一方面將這個(gè)值作為取樣地址值送入幅度 /相位轉(zhuǎn)換電路，此電路根據(jù)取樣地址輸出相應(yīng)的波形數(shù)據(jù)。可見(jiàn)，通過(guò)設(shè)定相位累加器位數(shù) N、頻率控制字 M 和基準(zhǔn)時(shí)鐘的值，就可以產(chǎn)生任一頻率的輸出。其中 ，頻率控制字生成模塊可根據(jù)輸入產(chǎn)生指定頻率 ，同時(shí)顯示輸入頻率數(shù)字。這樣就能從波形存儲(chǔ)器里選擇輸出不同的波形數(shù)據(jù)。 首先利用 MATLAB 生成一個(gè) .HEX 文件， .HEX 文件存儲(chǔ)的是一個(gè)深度為8192，寬度為 8 的正弦波形數(shù)字信號(hào)（數(shù)據(jù)不能超過(guò) 256）。 圖 波形存儲(chǔ)模塊實(shí)體圖 頂層實(shí)體模塊 頂層實(shí)體模塊主要實(shí)現(xiàn)的功能是對(duì)上述模塊的配置以及連線(xiàn)，如圖 所示為該模塊的設(shè)計(jì)結(jié)果。 偽的意思是說(shuō)這種碼是周期性的序列，易于產(chǎn)生和復(fù)制，但其隨機(jī)性接近于噪聲或隨機(jī)序列。有關(guān)產(chǎn)生 m序列發(fā)生器的方法很多。移位時(shí)鐘 到來(lái)時(shí)使每一級(jí)的存數(shù) (即狀態(tài) ) 向下一級(jí)移動(dòng) ， 成為下一級(jí)的新存數(shù)。也就是說(shuō) ， n級(jí)線(xiàn)性移存器序列結(jié)構(gòu)由它的初始狀態(tài)和反饋邏輯完全確定 ， 其最長(zhǎng)的可能周期 P =2n — 1,具有這種最長(zhǎng)周期的線(xiàn)性移存器序列 ， 簡(jiǎn)稱(chēng) m序列。但是具有或基本具有隨機(jī)性質(zhì)的序列不僅只有 m序列一種 ， m序列只是其中最常用的一種。它是一種周期序列，其周期不但與移位寄存器的級(jí)數(shù)有關(guān)，而且與線(xiàn)性反饋邏輯有關(guān)。線(xiàn)性反饋邏輯遵從如下遞歸關(guān)系： 4 1 0a a a?? （式 ） 即第 1 級(jí)與第 2級(jí)輸出的模 2 運(yùn)算結(jié)果反饋到第 4 級(jí)去。反饋移位寄存器序列 是禁止全 0狀態(tài)出現(xiàn)的，因?yàn)橐坏┏霈F(xiàn)全 0，則以后的序列將恒為 0。 4 分頻、 8 分頻所得時(shí)鐘信號(hào)用于正弦載波的產(chǎn)生， 512 分頻的時(shí)鐘信號(hào)用于產(chǎn)生基帶信號(hào)。具體設(shè)計(jì)框圖如圖 （ a） ， （ b） ， （ c）所示： 圖 (a) ASK/PSK 調(diào)制模塊框圖 正弦載波 二選一選擇鍵 K 基帶信號(hào) ASK/PSK 信號(hào) ASK/PSK調(diào)制 43 圖 （ b） ASK 調(diào)制框圖（ K=0 時(shí)） 圖 （ c） PSK 調(diào)制框圖（ K=1 時(shí)） ASK/PSK 調(diào)制模塊 如圖 ， 模塊由系統(tǒng)時(shí)鐘觸發(fā)，包括三個(gè)輸入端：選擇開(kāi)關(guān)，正弦載波輸入端，基帶信號(hào)輸入端 。當(dāng) K 鍵為 0 時(shí)，對(duì) ASK 進(jìn)行解調(diào)， K 為 1 時(shí)對(duì) PSK 進(jìn)行解調(diào)。 FSK 調(diào)制與解調(diào) FSK 調(diào)制方案 使用兩路載波 ，采用鍵控法 進(jìn)行調(diào)制，當(dāng)基帶信號(hào)為 1 時(shí)，輸出載波 1，當(dāng)基帶信號(hào)為 0 時(shí)，輸出載波