【正文】 設(shè)計(jì)框圖如圖 ： 48 圖 FSK 調(diào)制框圖 FSK 調(diào)制模塊 該模塊由時(shí)鐘信號(hào)觸發(fā)， x 為基帶信號(hào)， sin1 和 sin2 分別為兩路載波，采用鍵控法產(chǎn)生 FSK 信號(hào)后由 y 輸出 ，模塊圖如圖 。 圖 ASK/PSK 解調(diào)模塊框圖 圖 ASK/PSK 解調(diào)框圖 ASK/PSK 解調(diào)模塊 模塊由時(shí)鐘信號(hào)觸發(fā)， K=0 時(shí)進(jìn)行 ASK 解調(diào)， K=1 時(shí)進(jìn)行 PSK 解調(diào) 。 圖 ASK/PSK 調(diào)制模塊實(shí)體圖 ASK/PSK 調(diào)制仿真結(jié)果分析 正弦載波 基帶信號(hào) 二選一選擇器 ASK 信號(hào) 正弦載波 基帶信號(hào) 正弦波及其取反作為“ 0”和“π”相信號(hào) PSK 信號(hào) 44 （ 1） ASK 調(diào)制（當(dāng) K=0 時(shí)）邏輯分析儀的波形如圖 ： 圖 SignalTap II 仿真波形（ ASK） （ 2） PSK 調(diào)制（當(dāng) K=1 時(shí)）邏輯分析儀的波形如圖 ： 圖 SignalTap II 仿真波形（ PSK） 仿真結(jié)果分析：分析以上仿真波形圖可知，仿真結(jié)果與設(shè)計(jì)相符，達(dá)到設(shè)計(jì)要求。 圖 分頻器模塊實(shí)體圖 42 ASK/PSK 調(diào)制與解調(diào) ASK/PSK 調(diào)制方案 由于 ASK 和 PSK 在調(diào)制時(shí)只需要一路正弦載波，可以將 ASK 和 PSK 的調(diào)制放在一 個(gè)模塊里進(jìn)行，利用 DE2 開(kāi)發(fā)板上的一個(gè)鍵進(jìn)行選擇，即當(dāng)此鍵為低電平時(shí)進(jìn)行 ASK 調(diào)制，變?yōu)楦唠娖綍r(shí)為 PSK 調(diào)制。 圖 序列模塊實(shí)體圖 m 序列仿真結(jié)果分析 （ 1）功能仿真波形如圖 ： 圖 功能仿真圖 41 （ 2）嵌入式邏輯分析儀波形如圖 ： 圖 SignalTap II 仿真波形 仿真結(jié)果分析：分析波形可見(jiàn)，輸出的基帶信號(hào)與 設(shè)計(jì)一致，達(dá)到設(shè)計(jì)要求，結(jié)果正確。 圖 4級(jí) m序列發(fā)生器 假設(shè)這 4級(jí)移位寄存器的初始狀態(tài)為 0001，即第 1 級(jí)為 1，其余 3 級(jí)為 0狀態(tài)，那么隨著移位時(shí)鐘節(jié)拍，這個(gè)移 位寄存器各級(jí)相繼出現(xiàn)的狀態(tài)如表 所示 ： 39 表 m序列發(fā)生器狀態(tài)轉(zhuǎn)移序列 由表 ，在第 15 個(gè)時(shí)鐘節(jié)拍時(shí)，移位寄存器的狀態(tài)與第 0個(gè)狀態(tài)相同，因而從第 16 拍開(kāi)始必定重復(fù)第 1 至 15 拍的過(guò)程。此外，周期還與移位 寄存器的初始狀態(tài)有關(guān)。 帶線性反饋邏輯的移位寄存器設(shè)定各級(jí)寄存器的初始狀態(tài)后，在時(shí)鐘觸發(fā)下，每次移位后各級(jí)寄存器狀態(tài)會(huì)發(fā)生變化。由于 m序列的均衡性、游程分布、自相關(guān)特性和功率譜等的基本性質(zhì)和隨機(jī)序列很相似 。 由 n 級(jí)線性移存 器所產(chǎn)生的序列長(zhǎng)度因反饋邏輯函數(shù)的不同而不一樣 。 產(chǎn)生偽隨機(jī)序列可以有不同的方法 , 而移位寄存器 (移存器 ) 是實(shí)用中最常用的。例如 , 在連續(xù)波雷達(dá)中可用作測(cè)距信號(hào) ， 在遙控系統(tǒng)中可用作遙控信號(hào) ， 在多址通信中可用作地址信號(hào) ， 在數(shù)字通信中可用作群同步信號(hào) ， 還可用作噪聲源及在保密通信中起加密作用等。 m 序列發(fā)生器 m 序列原理 二進(jìn)制的 m序列是一種重要的偽隨機(jī)序列 ,結(jié)構(gòu)簡(jiǎn)單 ,實(shí)現(xiàn)方便。本模塊的功能是通過(guò)傳送過(guò)來(lái)的地址，查找地址所對(duì)應(yīng)的數(shù)據(jù)，并將數(shù)據(jù)輸出。 圖 波形選擇模塊實(shí)體圖 33 波形存儲(chǔ)模塊 如圖 ，該模塊 ROM 里存儲(chǔ)著四種波形數(shù)據(jù)，每個(gè)波形一周期選 256個(gè)數(shù)值。波形數(shù)據(jù) ROM 表模塊存放三種波形的幅值／相位量化值，通過(guò)地址選擇相應(yīng)波形的數(shù)據(jù)。 硬件模塊設(shè)計(jì)圖 硬件模塊的設(shè)計(jì)大致包含波形選擇模塊、頻率控制模塊、波形 存儲(chǔ)模塊、等 3 個(gè)模塊 ，如圖 所示 。調(diào)節(jié) M 可以改變?nèi)拥狞c(diǎn) 數(shù)，從而改變頻率。 DDS 原理 實(shí)驗(yàn)采用目前使用最廣泛的一種 DDS 方式是利用高速存儲(chǔ)器作查找表，然后通過(guò)高速 DAC 輸出已經(jīng)用數(shù)字形式存儲(chǔ)的波形。 圖 過(guò)零 檢測(cè) 法波形限幅e2F S K( t )a b微分c整流d脈沖形成低通e f輸出( a )abcde 30 4 硬件模塊方案設(shè)計(jì)與實(shí)現(xiàn) DDS（直接數(shù)字式頻率合成器） DDS 是直接數(shù)字式頻率合成器（ Direct Digital Synthesizer）的英文縮寫(xiě)， DDS 是一種新型的頻率合成技術(shù)。與選擇幅移鍵控信號(hào)解調(diào)方式的同樣理由，在 2FSK 系統(tǒng)中也很少使用相干解調(diào)。 圖 PSK 解調(diào)框圖 1 0 0 01 1 10 π 0 0 0 π π 帶通濾波器e 2 P S K ( t ) a相乘器 c 低通濾波器 dbe抽樣判決器 輸出co s ?? c t 定時(shí)脈沖 26 位定時(shí)輸出 波形如圖 ： 圖 PSK 解調(diào)波形圖 FSK 的調(diào)制與解調(diào) 正弦載波的頻率隨 二進(jìn)制基帶信號(hào)在 f1 和 f2 兩個(gè)頻率點(diǎn)間變化，則產(chǎn)生二進(jìn)制移頻鍵控信號(hào)（ 2FSK 信號(hào)）。 PSK 調(diào)制原理 2PSK 以載波的固定相位為參考，用與載 波相同的相位表示 “ 1” 碼；π相位表示 “ 0” 碼，則第 k 個(gè)碼元 表示見(jiàn)公式 ： 包絡(luò)檢波BPF LPF 抽樣判決位定時(shí)輸出)(te2ASK)(b)cos( 0 ?? ?t)(te2ASK 輸出?位定時(shí)抽樣判決LPFBPF)(a)(tv)(tx)(ty)(ty 24 () 調(diào)制方式 如圖 （ a）（ b）所示： 圖 PSK 調(diào)制框圖 2PSK 已調(diào)信號(hào)的時(shí)域表達(dá)式為： () 其中 表達(dá)式為： () ?????????0c o s)c o s (1c o s)0c o s ()(0 二進(jìn)制，二進(jìn)制，tAtAtAtAtecccck ?????tnTtgatensn 00 c o s)()( ???? ????????????PPan 1,0,1,1,1概率為二進(jìn)制概率為二進(jìn)制s ( t )碼型變換雙極性不歸零乘法器e 2 PS K ( t )c o s ??ct( a )c o s ?? c t0176。兩種調(diào)制電路的框圖分別對(duì)應(yīng)于 圖 （ a)、 (b)。 ASK 調(diào)制原理 二進(jìn)制幅移鍵控 ASK 信號(hào)是利用二進(jìn)制數(shù)字基帶脈沖序列中的 “ 1”、“ 0”碼去 控制載波輸出的有或無(wú)得到的。如 when .else語(yǔ)句。被運(yùn)算符所運(yùn)算的數(shù)據(jù)應(yīng)該與運(yùn)算符所要求的類型相一致。它除了沒(méi)有數(shù)據(jù)流動(dòng)方向說(shuō)明外，其它性質(zhì)幾乎和 “ 端口 ” 一致。 ② 變量（ Variable） 變量只能 在進(jìn)程語(yǔ)句、函數(shù)語(yǔ)句和過(guò)程語(yǔ)句中使用，它是一個(gè)局部量。 ① 常數(shù)（ Constant） 常數(shù)是一個(gè)固定的值。 一個(gè)完整的、能被綜合實(shí)現(xiàn)的 VHDL設(shè)計(jì)必須有一個(gè)實(shí)體和對(duì)應(yīng)的結(jié)構(gòu)體，一個(gè)實(shí)體可以對(duì)應(yīng)一個(gè)或多個(gè)結(jié)構(gòu)體，由于結(jié)構(gòu)體是對(duì)實(shí)體功能的具體描述，因此它一定要跟在實(shí)體的后面，通常先編譯實(shí)體后才能對(duì)結(jié)構(gòu)體進(jìn)行編譯。實(shí)體的通信點(diǎn)是端口（ PORT），它與模塊的輸入 /輸出或器件的引腳相關(guān)聯(lián)。 每個(gè)端口所定義的信號(hào)名在實(shí)體中必須 是唯一的，說(shuō)明信號(hào)名的屬性包括端口模式和端口類型，端口模式?jīng)Q定信號(hào)的流向，端口類型決定端口所采用的數(shù)據(jù)類型。設(shè)計(jì)的最頂層是頂層實(shí)體。 庫(kù)說(shuō)明語(yǔ)句的作用范圍從一個(gè)實(shí)體說(shuō)明開(kāi)始到它所屬的構(gòu)造體、配置為止。由此可見(jiàn)，庫(kù)的好處就在于使設(shè)計(jì)者可以共享已經(jīng)編譯過(guò)的設(shè)計(jì)結(jié)果。 一個(gè)程序包由兩大部分組成：包頭（ Header）和包體（ Package Body），其中包體是一個(gè)可選項(xiàng)，也就是說(shuō)，程序包可以只由包頭構(gòu)成。 圖 VHDL組成示意圖 一個(gè)完整的 VHDL設(shè)計(jì)必須包含一個(gè)實(shí)體和一個(gè)與之對(duì)應(yīng)的結(jié)構(gòu)體，一個(gè)實(shí)體可對(duì)應(yīng)多個(gè)結(jié)構(gòu)體，以說(shuō)明采用不同方法來(lái)描述電路。 配置為屬性選項(xiàng)，描述層與層之間、實(shí)體與結(jié)構(gòu)體之間的連接關(guān)系，比如高層設(shè)計(jì)需要將低層實(shí)體作為文件加以利用，這就要用到配置說(shuō)明，用于從庫(kù)中選取 所需設(shè)計(jì)單元來(lái)組成系統(tǒng)設(shè)計(jì)的不同版本。前 4 種 分別是編譯的源設(shè)計(jì)單元。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。 1987 年底， IEEE 將 VHDL 替代 了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言 ，并被 美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。當(dāng)觸發(fā)條件滿足時(shí)，在 signalTap 時(shí)鐘的上升沿采樣被測(cè)信號(hào)。循環(huán)采樣存儲(chǔ)也就是分段存儲(chǔ)，將整個(gè)緩存分 13 成多個(gè)片段 (segment)，每當(dāng)觸發(fā)條件滿足時(shí)就捕獲一段數(shù)據(jù)。 （ 2） 設(shè)置被測(cè)信號(hào) ： 可以使用 Node Finder 中的 SignalTap II 濾波器查找所有預(yù)綜合和布局布線后的 SignalTap II 節(jié)點(diǎn)，添加要觀察的信號(hào)。本文通過(guò)對(duì) Cyclone EP2C35F672C6 器件的實(shí)驗(yàn)證實(shí)該測(cè)試手段大大提高系統(tǒng)的調(diào)試能力，具有很好的效果。 SignalTap II為設(shè)計(jì)者提供了業(yè)界領(lǐng)先的 SOPC 設(shè)計(jì)的實(shí)時(shí)可視性，能夠大大減少驗(yàn)證過(guò)程中所花費(fèi)的時(shí)間。 11 （ 5）編程下載設(shè)計(jì)文件，包括引腳鎖定和 編程下載。設(shè)計(jì)流程可以分 為： （ 1） 建立工程文件夾，包括工程目錄、名稱和選擇合適器件。還可以進(jìn)行最少的時(shí)序分析，報(bào)告最佳情況時(shí)序結(jié)果，驗(yàn)證驅(qū)動(dòng)芯片外信號(hào)的時(shí)鐘至管腳延時(shí)。它的目的是將綜合后產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。進(jìn)行功能仿真，即直接對(duì) VHDL、原理圖描述 或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能否滿足原設(shè)計(jì)的要求，仿真過(guò)程沒(méi)有加入時(shí)序信息，不涉及具體器件的硬件特性。其中先進(jìn)行語(yǔ)法的分析與校正，然后依據(jù)邏輯設(shè)計(jì)的描述和各種約束條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合。 HDL 設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的常用形式，除 IEEE標(biāo)準(zhǔn)中 VHDL與 Verilog HDL 兩種形式外， 還有各自 FPGA 廠家推出的專用語(yǔ)言，如 Quartus II 下的AHDL。 而 Quartus II 采用的是自頂向下的設(shè)計(jì)， 縮減了設(shè)計(jì)成本，縮短了設(shè)計(jì)周期，更接近于常規(guī)思維方式，標(biāo)準(zhǔn)產(chǎn)品方便測(cè)試，對(duì)設(shè)計(jì)者經(jīng)驗(yàn)要求低，保密性強(qiáng)集成度高。 QuartusⅡ支持多種編輯輸入法，包括圖形編輯輸入法， VHDL、 Verilog HDL 和 AHDL 的文本編輯輸入法，符號(hào)編輯輸入法，以及內(nèi)存編輯輸入法。目前進(jìn)行大型工程設(shè)計(jì)時(shí)，最常用的設(shè)計(jì)方法是 HDL 設(shè)計(jì)輸入法，其中影響最為廣泛的 HDL 語(yǔ)言是 VHDL 和 Verilog。原理圖設(shè)計(jì)輸入法在早期應(yīng)用 的 比較廣泛，它根據(jù)設(shè)計(jì)要求，選用器件、繪制原理圖、完成輸入過(guò)程。 Quartus II 除了保留有 MAX＋ PLUS II 的特色外，也可以利用第三方的綜合工具，如 Synopsys、 NativeLink、仿真工具 ModelSim 等。因此， EDA 技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。 第六章為本論文的結(jié)束語(yǔ)。 第二章介紹了 EDA 以及開(kāi)發(fā) FPGA 的軟件的基本知識(shí)和主要使用方法，并介紹了 VHDL 語(yǔ)言的設(shè)計(jì)流程和基本語(yǔ)法。本系統(tǒng)設(shè)計(jì)的重點(diǎn)在于作為載波的 正弦波 ， 由正弦信號(hào)發(fā)生其產(chǎn)生 ，在一個(gè)周期內(nèi)完成 256 次采樣。 本設(shè)計(jì)用到的是 Altera 公司的 FPGA 器件 EP2C35F672C6，該器件隸屬于Cyclone II 系列，具有更大的容量和極低的單位邏輯單元成本。為了滿足設(shè)計(jì)需求， 以 可編程門陣列 FPGA為代表的器件得到了廣泛的應(yīng)用 ，器件的集成度和運(yùn)行速度都在高速增長(zhǎng)。與其他中小規(guī)模集成電路相比，其優(yōu)點(diǎn)主要在于它有很強(qiáng)的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對(duì)電 3 路的修改和維護(hù)很方便。在二進(jìn)制振幅調(diào)制、頻率調(diào)制和相位調(diào)制分別稱為振幅鍵控（ ASK）、頻移鍵控（ FSK）、相移鍵控（ PSK）。 經(jīng)過(guò)調(diào)制后，各路信號(hào)可已搬移到更高不重疊 的頻段去傳