【正文】 的一種 DDS 方式是利用高速存儲(chǔ)器作查找表，然后通過(guò)高速 DAC 輸出已經(jīng)用數(shù)字形式存儲(chǔ)的波形。 PSK 調(diào)制原理 2PSK 以載波的固定相位為參考，用與載 波相同的相位表示 “ 1” 碼；π相位表示 “ 0” 碼，則第 k 個(gè)碼元 表示見(jiàn)公式 ： 包絡(luò)檢波BPF LPF 抽樣判決位定時(shí)輸出)(te2ASK)(b)cos( 0 ?? ?t)(te2ASK 輸出?位定時(shí)抽樣判決LPFBPF)(a)(tv)(tx)(ty)(ty 24 () 調(diào)制方式 如圖 （ a）（ b）所示： 圖 PSK 調(diào)制框圖 2PSK 已調(diào)信號(hào)的時(shí)域表達(dá)式為： () 其中 表達(dá)式為： () ?????????0c o s)c o s (1c o s)0c o s ()(0 二進(jìn)制，二進(jìn)制，tAtAtAtAtecccck ?????tnTtgatensn 00 c o s)()( ???? ????????????PPan 1,0,1,1,1概率為二進(jìn)制概率為二進(jìn)制s ( t )碼型變換雙極性不歸零乘法器e 2 PS K ( t )c o s ??ct( a )c o s ?? c t0176。被運(yùn)算符所運(yùn)算的數(shù)據(jù)應(yīng)該與運(yùn)算符所要求的類(lèi)型相一致。 一個(gè)完整的、能被綜合實(shí)現(xiàn)的 VHDL設(shè)計(jì)必須有一個(gè)實(shí)體和對(duì)應(yīng)的結(jié)構(gòu)體，一個(gè)實(shí)體可以對(duì)應(yīng)一個(gè)或多個(gè)結(jié)構(gòu)體，由于結(jié)構(gòu)體是對(duì)實(shí)體功能的具體描述，因此它一定要跟在實(shí)體的后面，通常先編譯實(shí)體后才能對(duì)結(jié)構(gòu)體進(jìn)行編譯。 庫(kù)說(shuō)明語(yǔ)句的作用范圍從一個(gè)實(shí)體說(shuō)明開(kāi)始到它所屬的構(gòu)造體、配置為止。 配置為屬性選項(xiàng)，描述層與層之間、實(shí)體與結(jié)構(gòu)體之間的連接關(guān)系，比如高層設(shè)計(jì)需要將低層實(shí)體作為文件加以利用，這就要用到配置說(shuō)明，用于從庫(kù)中選取 所需設(shè)計(jì)單元來(lái)組成系統(tǒng)設(shè)計(jì)的不同版本。當(dāng)觸發(fā)條件滿足時(shí)，在 signalTap 時(shí)鐘的上升沿采樣被測(cè)信號(hào)。 SignalTap II為設(shè)計(jì)者提供了業(yè)界領(lǐng)先的 SOPC 設(shè)計(jì)的實(shí)時(shí)可視性，能夠大大減少驗(yàn)證過(guò)程中所花費(fèi)的時(shí)間。它的目的是將綜合后產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。 而 Quartus II 采用的是自頂向下的設(shè)計(jì)， 縮減了設(shè)計(jì)成本，縮短了設(shè)計(jì)周期，更接近于常規(guī)思維方式，標(biāo)準(zhǔn)產(chǎn)品方便測(cè)試，對(duì)設(shè)計(jì)者經(jīng)驗(yàn)要求低，保密性強(qiáng)集成度高。 Quartus II 除了保留有 MAX＋ PLUS II 的特色外，也可以利用第三方的綜合工具，如 Synopsys、 NativeLink、仿真工具 ModelSim 等。本系統(tǒng)設(shè)計(jì)的重點(diǎn)在于作為載波的 正弦波 ， 由正弦信號(hào)發(fā)生其產(chǎn)生 ，在一個(gè)周期內(nèi)完成 256 次采樣。在二進(jìn)制振幅調(diào)制、頻率調(diào)制和相位調(diào)制分別稱(chēng)為振幅鍵控（ ASK）、頻移鍵控（ FSK）、相移鍵控（ PSK）。 1 1 緒論 課題背景與研究現(xiàn)狀 數(shù)字調(diào)制解調(diào)背景知識(shí) 如今社會(huì)通信技術(shù)的發(fā)展速度可謂日新月異 ，計(jì)算機(jī)的出現(xiàn)在現(xiàn)代通信技術(shù)的各種媒體中占有獨(dú)特的地位，計(jì)算機(jī)在當(dāng)今社會(huì)的眾多領(lǐng)域里不僅為各種信息處理設(shè)備 所 使用，而且它與通信向結(jié)合，使電信業(yè)務(wù)更加豐富。 經(jīng)過(guò)功能仿真和驗(yàn)證后，測(cè)試輸出信號(hào)與基帶信號(hào)是否相符。基于這種目的，信號(hào)經(jīng)調(diào)制后 再 傳輸?shù)姆绞接址Q(chēng)為頻帶傳輸。從結(jié)構(gòu)上看，該器件具有多達(dá) 150 個(gè)嵌入 18 18 乘法器，適合于實(shí)現(xiàn)低成本數(shù)字信號(hào)處理（ DSP）應(yīng)用；它包含每塊具有 4608 bit 的 M4K 存儲(chǔ)塊，提供高達(dá) 的片內(nèi)存儲(chǔ)器，支持多種配置；它能以 688 Mbps 的速率同 DDR、 DDR II 和SDR SDRAM 器件及 QDRII SRAM 器件相連接，并支持多種單端和差分 I/ O 標(biāo)準(zhǔn)；支持 Nios II 系列嵌入式處理器，具有低成本和完整的軟件開(kāi)發(fā)工具。 Quartus II 簡(jiǎn)介 Quartus II 是 Altera 公司繼 MAX＋ PLUS II 后，所提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境，主要針對(duì)本公司新器件和大規(guī)模 FPGA 的開(kāi)發(fā)。 QuartusⅡ與 MATLAB 和 DSP Builder 結(jié)合可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開(kāi)發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 工具，與 SOPC Builder 結(jié)合，可實(shí)現(xiàn) SOPC 系統(tǒng)開(kāi)發(fā)。而時(shí)序仿真接近真實(shí)器件運(yùn)行特性的仿真，仿真精度高。 SignalTap II 邏輯分析儀的使用 伴隨著 EDA 工具的快速發(fā)展，一種新的調(diào)試工具 Quartus II 中的SignalTap II 滿足了 FPGA 開(kāi)發(fā)中硬件調(diào)試的要求，它具有無(wú)干擾、便于升級(jí)、使用簡(jiǎn)單、價(jià)格低廉等特點(diǎn)。該功能可以去掉無(wú)關(guān)的數(shù)據(jù)，使采樣緩存的使用更加靈活。 庫(kù)存放已編譯的實(shí)體，結(jié)構(gòu)體，配置和包；實(shí)體用 于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為；包存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類(lèi)型，常數(shù)和子程序等；配置用于從庫(kù)中選取所需要單元來(lái)支持系統(tǒng)的不同設(shè)計(jì)，即對(duì)庫(kù)的使用。在 VHDL語(yǔ)言中可以存在多個(gè)不同的庫(kù)，但是庫(kù)和庫(kù)之間是獨(dú)立的，不能互相嵌套。 （ 4）結(jié)構(gòu)體（ architecture） 結(jié)構(gòu)體是 VHDL設(shè)計(jì)中最主要部分，它具體地指明了該基本設(shè)計(jì)單元的行 19 為、元件及內(nèi)部的連接關(guān)系，也就是說(shuō)它定義了設(shè)計(jì)單元具體的功能。信號(hào)通常在構(gòu)造體、程序包和實(shí)體中說(shuō)明。 設(shè)輸入序列為 010010，相應(yīng)的輸出波形如 圖 所示： 圖 ASK 信號(hào)波形 ~ K)(tstc?cos乘法器 )(2 te ASK)(ts)(b)(a)(2 te ASK01 0 10 0信號(hào)ASK2? ? ? ? ? ? tnTtgattste cnsncAS K ?? c o sc o s2 ??????????? ?????圖 相乘法產(chǎn)生 ASK 圖 開(kāi)關(guān)電路法產(chǎn)生 ASK 23 ASK 解調(diào)原理 二進(jìn)制序列幅移鍵控信號(hào)的解調(diào)，與模擬雙邊帶 AM 信 號(hào) 的解調(diào)方法一樣，可以用相干解調(diào)或包絡(luò)檢波（非相干解調(diào)）實(shí)現(xiàn)，如 圖 （ a）、（ b）所示。 DDS 技術(shù)是一種把一系列數(shù)字形式的信號(hào)通過(guò) DAC 轉(zhuǎn)換成模擬信號(hào)的合成技術(shù)。 圖 頻率控制模塊實(shí)體圖 波形選擇模塊 該模塊功能是波形的選擇，加法器傳過(guò)來(lái)八位地址數(shù)據(jù)，通過(guò)波形選擇模塊在地址位加上兩位波形選擇位。偽噪聲發(fā)生器在測(cè)距、通信等領(lǐng)域的應(yīng)用日益受到人們重視。其中一級(jí)寄存器（通常為末級(jí)）的輸出，隨著移位時(shí)鐘節(jié)拍的的推移會(huì)產(chǎn)生一個(gè)序列，稱(chēng)為移位寄存器序列。 ASK 采用鍵控法產(chǎn)生信號(hào) ， PSK 則可以利用簡(jiǎn)單的 VHDL 語(yǔ)句實(shí)現(xiàn)調(diào)制。 使用鍵控法產(chǎn)生 FSK 信號(hào)是因?yàn)槔?VHDL語(yǔ)言和邏輯電路很容易實(shí)現(xiàn)，而且這種方法的特點(diǎn)是轉(zhuǎn)換速度快，波形好，頻率穩(wěn)定度高，電路不復(fù)雜，在 實(shí)際應(yīng)用中可以用一個(gè)頻率合成器代替兩個(gè)獨(dú)立的振蕩器，再經(jīng)分頻鏈，進(jìn)行不同的分頻，也可以得到 FSK 信號(hào)。 移位脈沖節(jié)拍 第 1級(jí)0a 第 2級(jí) 1a 第 3級(jí) 2a 第 4 級(jí) 3a 反饋值 4a 0 1 0 0 0 1 1 0 0 0 1 0 2 0 0 1 0 0 3 0 1 0 0 1 4 1 0 0 1 1 5 0 0 1 1 0 6 0 1 1 0 1 7 1 1 0 1 0 8 0 0 1 0 1 9 1 1 0 1 1 10 0 0 1 1 1 11 1 1 1 1 1 12 1 1 1 0 0 13 1 1 1 0 0 14 1 1 0 0 0 15 0 0 0 0 1 40 m 序列產(chǎn)生模塊 如圖 所示，該模塊由系統(tǒng)時(shí)鐘信號(hào)觸發(fā)，四位寄存器的初始值為0001，即將 din 的值設(shè)為 0001， dout 輸出序列波形作為系統(tǒng)調(diào)制的基帶信號(hào)。m序列的效率是最高的 ， 這是它的一個(gè)優(yōu)點(diǎn) ， 但 m序列最主要的優(yōu)點(diǎn)在于它具有某種隨機(jī)特性 ， 特別是它具有雙值自相關(guān)函數(shù) R (j )， 表明它 的碼元之間是不相關(guān)的或弱相關(guān)的，如式 ： R(j)=1, 當(dāng) j = 0時(shí)； R(j)= 1p? 當(dāng) j = 1, 2, ??, P– 1 （ ） m序列的功率譜密度趨近于白噪聲的功率譜特性。 34 圖 頂層實(shí)體圖 將以上模塊封裝為一個(gè)模塊 如圖 ： 圖 封裝模塊圖 程序及仿真結(jié)果分析 （ 1） DDS 功能仿真圖 ： 圖 功能仿真圖 （ 2） 嵌入式邏輯分析儀獲得的波形 如圖 ： 35 圖 SignalTap II 仿真波形 仿真結(jié)果分析：分析波形可見(jiàn)，輸出波形為標(biāo)準(zhǔn)正弦波，符合設(shè)計(jì)要求。 DDS 的頻率分辨率定義為： q=clk/ 由于基準(zhǔn)時(shí)鐘一般是固定的，因此相位累加器的位數(shù)就決定了頻率的分辨率。 圖 FSK 信號(hào)波形 1f 2f 1f2f? ? ???? 0c o s 1c o s212tAtAteF S K ??振蕩器 1f1選通開(kāi)關(guān)反相器基帶信號(hào)選通開(kāi)關(guān)振蕩器 2f2相加器e2 F S K( t )1 0 10信號(hào)FSK2 28 FSK 解調(diào)原理 頻移鍵控信號(hào)的解調(diào)也可以采用相干解調(diào)或非相干解調(diào)，原理與二進(jìn)制序列幅移鍵控信號(hào)的解調(diào)相同，只是必須使用兩套 2ASK 接收電路，如圖 （ a）、（ b）所示。當(dāng)數(shù)字基帶信號(hào)為二進(jìn)制時(shí)，則為二進(jìn)制振幅鍵控。常數(shù)說(shuō)明的一般格式如下： Constant 常數(shù)名：數(shù)據(jù)類(lèi)型 :=表達(dá)式； 常量在定義時(shí)賦初值，賦值符號(hào)為 “:=” 。 任何一個(gè)基本設(shè)計(jì)單元的實(shí)體說(shuō)明都具有如下的結(jié)構(gòu)： Entity entity_name 實(shí)體名 is port （ 18 信號(hào)名 {，信號(hào)名 }：端口模式 端口類(lèi)型； ?? 信號(hào)名 {，信號(hào)名 }：端口模式 端口類(lèi)型 ）； End entity_ name。例如： USE ； VHDL 設(shè)計(jì) VHDL 文件 程序包（ Packages） 聲明在設(shè)計(jì)或?qū)嶓w中將要用到的常數(shù)，數(shù)據(jù)類(lèi)型，元件及子程序等 實(shí)體（ Entities） 聲明到其他實(shí)體及其他設(shè)計(jì)的接口，即定義本設(shè)計(jì)輸入輸出端口 結(jié)構(gòu)體（ Architectures） 定義了實(shí)體的實(shí)現(xiàn)，即電路的具體描述 16 該語(yǔ)句表示在 VHDL程序中要使用名為 STD_LOGIC_1164的程序包中所有定義或說(shuō)明項(xiàng)。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可 視 部分 ,及端口 )和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。SignalTap II在時(shí)鐘上升沿將被測(cè)信號(hào)存儲(chǔ)到緩存。 Quartus II 的原理圖輸入設(shè)計(jì)流程 應(yīng)用數(shù)字邏輯電路的基本知識(shí)，使用 Quartus II 原理圖輸入法可以非常方便地進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)，應(yīng)用 Quartus II 原理圖輸入法，還可以 把 原有的使用中小規(guī)模的通用數(shù)字集成電路設(shè)計(jì)的數(shù)字系統(tǒng)移植到 FPGA 中。 （ 2） 分析與綜合 ： 在完成設(shè)計(jì)輸入之后，即可對(duì)其進(jìn)行分析 與綜合。更主要的缺點(diǎn)就是當(dāng)所選用芯片升級(jí)換代后，所有的原理圖都要做相應(yīng)的改動(dòng)。 第五章給出了調(diào)制解調(diào)器調(diào)制解調(diào)信號(hào)的測(cè)試結(jié)果 和程序仿真結(jié)果 。 FPGA/CPLD可 容納上百萬(wàn)個(gè)晶體管，芯片的規(guī)模也越來(lái)越大 。對(duì)于大量有線信道，由于線路中多半串接有電容器或并接有變壓器等隔直流元件，低頻或直流分量就會(huì)受到很大限制?；?FPGA 的數(shù)字調(diào)制解調(diào)器設(shè)計(jì) 基于 FPGA的數(shù)字調(diào)制解調(diào)器設(shè)計(jì) 摘要 本設(shè)計(jì)使用 FPGA 在 EDA 技術(shù)開(kāi)發(fā) 軟件 QuartusⅡ 上實(shí)現(xiàn)以正弦信號(hào)為載波的三種調(diào)制信號(hào) ASK、 FSK、 PSK 的 調(diào)制 和解調(diào)?；鶐盘?hào)一般都包含有 較低 的頻率 ，甚至是直流的分量，很難通過(guò)有限尺寸的天線得到有效輻射，因而無(wú)法利用無(wú)線信道來(lái)直接傳播。和其他通用 DSP相比， FPGA在處理方式上和設(shè)計(jì)編程上有很大的區(qū)別，它更 強(qiáng)調(diào)數(shù)據(jù)的平行處理和流水線處理并且有更強(qiáng)的靈活性和可編程型，所以 FPGA在定點(diǎn)數(shù)據(jù)處理方面有很大的優(yōu)勢(shì)。