【正文】 （ ASK） （ 2） PSK 調(diào)制（當(dāng) K=1 時(shí)）邏輯分析儀的波形如圖 ： 圖 SignalTap II 仿真波形（ PSK） 仿真結(jié)果分析：分析以上仿真波形圖可知，仿真結(jié)果與設(shè)計(jì)相符，達(dá)到設(shè)計(jì)要求。 設(shè)計(jì)框圖如圖 ： 48 圖 FSK 調(diào)制框圖 FSK 調(diào)制模塊 該模塊由時(shí)鐘信號(hào)觸發(fā)， x 為基帶信號(hào)， sin1 和 sin2 分別為兩路載波，采用鍵控法產(chǎn)生 FSK 信號(hào)后由 y 輸出 ，模塊圖如圖 。 圖 ASK/PSK 解調(diào)模塊框圖 圖 ASK/PSK 解調(diào)框圖 ASK/PSK 解調(diào)模塊 模塊由時(shí)鐘信號(hào)觸發(fā)， K=0 時(shí)進(jìn)行 ASK 解調(diào)， K=1 時(shí)進(jìn)行 PSK 解調(diào) 。 圖 分頻器模塊實(shí)體圖 42 ASK/PSK 調(diào)制與解調(diào) ASK/PSK 調(diào)制方案 由于 ASK 和 PSK 在調(diào)制時(shí)只需要一路正弦載波，可以將 ASK 和 PSK 的調(diào)制放在一 個(gè)模塊里進(jìn)行，利用 DE2 開(kāi)發(fā)板上的一個(gè)鍵進(jìn)行選擇，即當(dāng)此鍵為低電平時(shí)進(jìn)行 ASK 調(diào)制，變?yōu)楦唠娖綍r(shí)為 PSK 調(diào)制。 圖 4級(jí) m序列發(fā)生器 假設(shè)這 4級(jí)移位寄存器的初始狀態(tài)為 0001，即第 1 級(jí)為 1，其余 3 級(jí)為 0狀態(tài)，那么隨著移位時(shí)鐘節(jié)拍，這個(gè)移 位寄存器各級(jí)相繼出現(xiàn)的狀態(tài)如表 所示 ： 39 表 m序列發(fā)生器狀態(tài)轉(zhuǎn)移序列 由表 ，在第 15 個(gè)時(shí)鐘節(jié)拍時(shí)，移位寄存器的狀態(tài)與第 0個(gè)狀態(tài)相同，因而從第 16 拍開(kāi)始必定重復(fù)第 1 至 15 拍的過(guò)程。 帶線(xiàn)性反饋邏輯的移位寄存器設(shè)定各級(jí)寄存器的初始狀態(tài)后，在時(shí)鐘觸發(fā)下，每次移位后各級(jí)寄存器狀態(tài)會(huì)發(fā)生變化。 由 n 級(jí)線(xiàn)性移存 器所產(chǎn)生的序列長(zhǎng)度因反饋邏輯函數(shù)的不同而不一樣 。例如 , 在連續(xù)波雷達(dá)中可用作測(cè)距信號(hào) ， 在遙控系統(tǒng)中可用作遙控信號(hào) ， 在多址通信中可用作地址信號(hào) ， 在數(shù)字通信中可用作群同步信號(hào) ， 還可用作噪聲源及在保密通信中起加密作用等。本模塊的功能是通過(guò)傳送過(guò)來(lái)的地址，查找地址所對(duì)應(yīng)的數(shù)據(jù)，并將數(shù)據(jù)輸出。波形數(shù)據(jù) ROM 表模塊存放三種波形的幅值／相位量化值，通過(guò)地址選擇相應(yīng)波形的數(shù)據(jù)。調(diào)節(jié) M 可以改變?nèi)拥狞c(diǎn) 數(shù)，從而改變頻率。 圖 過(guò)零 檢測(cè) 法波形限幅e2F S K( t )a b微分c整流d脈沖形成低通e f輸出( a )abcde 30 4 硬件模塊方案設(shè)計(jì)與實(shí)現(xiàn) DDS（直接數(shù)字式頻率合成器） DDS 是直接數(shù)字式頻率合成器（ Direct Digital Synthesizer）的英文縮寫(xiě)， DDS 是一種新型的頻率合成技術(shù)。 圖 PSK 解調(diào)框圖 1 0 0 01 1 10 π 0 0 0 π π 帶通濾波器e 2 P S K ( t ) a相乘器 c 低通濾波器 dbe抽樣判決器 輸出co s ?? c t 定時(shí)脈沖 26 位定時(shí)輸出 波形如圖 ： 圖 PSK 解調(diào)波形圖 FSK 的調(diào)制與解調(diào) 正弦載波的頻率隨 二進(jìn)制基帶信號(hào)在 f1 和 f2 兩個(gè)頻率點(diǎn)間變化，則產(chǎn)生二進(jìn)制移頻鍵控信號(hào)（ 2FSK 信號(hào)）。兩種調(diào)制電路的框圖分別對(duì)應(yīng)于 圖 （ a)、 (b)。如 when .else語(yǔ)句。它除了沒(méi)有數(shù)據(jù)流動(dòng)方向說(shuō)明外，其它性質(zhì)幾乎和 “ 端口 ” 一致。 ① 常數(shù)（ Constant） 常數(shù)是一個(gè)固定的值。實(shí)體的通信點(diǎn)是端口（ PORT），它與模塊的輸入 /輸出或器件的引腳相關(guān)聯(lián)。設(shè)計(jì)的最頂層是頂層實(shí)體。由此可見(jiàn)，庫(kù)的好處就在于使設(shè)計(jì)者可以共享已經(jīng)編譯過(guò)的設(shè)計(jì)結(jié)果。 圖 VHDL組成示意圖 一個(gè)完整的 VHDL設(shè)計(jì)必須包含一個(gè)實(shí)體和一個(gè)與之對(duì)應(yīng)的結(jié)構(gòu)體，一個(gè)實(shí)體可對(duì)應(yīng)多個(gè)結(jié)構(gòu)體，以說(shuō)明采用不同方法來(lái)描述電路。前 4 種 分別是編譯的源設(shè)計(jì)單元。 1987 年底， IEEE 將 VHDL 替代 了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言 ，并被 美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。循環(huán)采樣存儲(chǔ)也就是分段存儲(chǔ)，將整個(gè)緩存分 13 成多個(gè)片段 (segment)，每當(dāng)觸發(fā)條件滿(mǎn)足時(shí)就捕獲一段數(shù)據(jù)。本文通過(guò)對(duì) Cyclone EP2C35F672C6 器件的實(shí)驗(yàn)證實(shí)該測(cè)試手段大大提高系統(tǒng)的調(diào)試能力，具有很好的效果。 11 （ 5）編程下載設(shè)計(jì)文件，包括引腳鎖定和 編程下載。還可以進(jìn)行最少的時(shí)序分析，報(bào)告最佳情況時(shí)序結(jié)果，驗(yàn)證驅(qū)動(dòng)芯片外信號(hào)的時(shí)鐘至管腳延時(shí)。進(jìn)行功能仿真，即直接對(duì) VHDL、原理圖描述 或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能否滿(mǎn)足原設(shè)計(jì)的要求，仿真過(guò)程沒(méi)有加入時(shí)序信息，不涉及具體器件的硬件特性。 HDL 設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的常用形式，除 IEEE標(biāo)準(zhǔn)中 VHDL與 Verilog HDL 兩種形式外， 還有各自 FPGA 廠(chǎng)家推出的專(zhuān)用語(yǔ)言，如 Quartus II 下的AHDL。 QuartusⅡ支持多種編輯輸入法，包括圖形編輯輸入法， VHDL、 Verilog HDL 和 AHDL 的文本編輯輸入法，符號(hào)編輯輸入法，以及內(nèi)存編輯輸入法。原理圖設(shè)計(jì)輸入法在早期應(yīng)用 的 比較廣泛，它根據(jù)設(shè)計(jì)要求，選用器件、繪制原理圖、完成輸入過(guò)程。因此， EDA 技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。 第二章介紹了 EDA 以及開(kāi)發(fā) FPGA 的軟件的基本知識(shí)和主要使用方法，并介紹了 VHDL 語(yǔ)言的設(shè)計(jì)流程和基本語(yǔ)法。 本設(shè)計(jì)用到的是 Altera 公司的 FPGA 器件 EP2C35F672C6，該器件隸屬于Cyclone II 系列，具有更大的容量和極低的單位邏輯單元成本。與其他中小規(guī)模集成電路相比，其優(yōu)點(diǎn)主要在于它有很強(qiáng)的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對(duì)電 3 路的修改和維護(hù)很方便。 經(jīng)過(guò)調(diào)制后，各路信號(hào)可已搬移到更高不重疊 的頻段去傳輸，從而避免多路傳輸中的相互干擾。 雖然基帶信號(hào)可以直接傳輸，但是目前大多數(shù)信道不適合傳輸基帶信號(hào)。在解調(diào)時(shí)，用非相干解調(diào)法解調(diào) ASK 和 PSK信號(hào)，用過(guò)零檢測(cè)法解調(diào) FSK 信號(hào)。由于 ASK 和 PSK 調(diào)制特性相近，載波都為一路信號(hào)。隨著人類(lèi)經(jīng)濟(jì)和文化的發(fā)展，人們對(duì)通信技術(shù)性能的需求也越來(lái)越迫切，從而又推動(dòng)了通信科學(xué)的發(fā)展。實(shí)際中一般選正弦信號(hào)為 載波信號(hào)。數(shù)字調(diào)制產(chǎn)生模擬信號(hào)，其載波參量的離散狀態(tài)是與數(shù)字?jǐn)?shù)據(jù)相對(duì)應(yīng)的，這種信號(hào)適宜于在帶通型的模擬信道上傳輸。 基于 FPGA的數(shù)字調(diào)制解調(diào)器與模擬電路調(diào)制解調(diào)器相比，具有功耗低、結(jié)構(gòu)簡(jiǎn)單、性能優(yōu)越等特點(diǎn)，故在實(shí)際工程中得到了廣泛的應(yīng)用。另外，三種數(shù)字信號(hào)的解調(diào)方法也不完全相同。 6 EDA 是電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation）的縮寫(xiě) ， 在 20世紀(jì) 90 年代初從計(jì)算機(jī)輔助設(shè)計(jì)（ CAD）、計(jì)算機(jī)輔助制造（ CAM）、計(jì)算機(jī)輔助測(cè)試（ CAT）和計(jì)算機(jī)輔助工程（ CAE）的概念發(fā)展而來(lái)的 ,EDA 技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言 HDL（ Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器 件 CPLD/FPGA 或?qū)?用集 成電 路 ASIC （ Application Specific Integrated Circuit）芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。設(shè)計(jì)者可以通過(guò)傳統(tǒng)原理圖輸入法（ GDF）或硬件描述語(yǔ)言（ VHDL）設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)，通過(guò)軟件仿真我們可以事先驗(yàn)證設(shè)計(jì)正確性，在 PCB 完成后還可以利用 CPLD 的 在線(xiàn)修改能力隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。他們的 共同特點(diǎn)是利用由頂向下設(shè)計(jì)，利于模塊的劃分與復(fù)用，可移植性好，通用性好，設(shè)計(jì)不因芯片的工藝與結(jié)構(gòu)不同而變化，更利于向 ASIC 的移植。 圖 顯示了使用 Quartus II 進(jìn)行設(shè)計(jì)的各主要環(huán)節(jié) 。最終獲得門(mén)級(jí)電路甚至更底層的電路網(wǎng)表描述文件。在Quartus II中，是使用由綜合中建立的數(shù)據(jù)庫(kù)，將工程的邏輯和時(shí)序要求與器件的可用資源相匹配。 （ 2） 編輯設(shè)計(jì)圖形文件，放置元件、連線(xiàn)、設(shè)定輸入輸出管教名稱(chēng)。目前 SignalTap II 邏輯分析儀支持的器件系列包括： APEXT II，APEX20KE， APEX20KC， APEX20K， Cyclone， Excalibur， Mercury， Stratix GX， Stratix。邏輯分析器不可測(cè)試的信號(hào)包括：邏輯單元的進(jìn)位信號(hào)、 PLL 的時(shí)鐘輸出、 JTAG引腳信號(hào)、 LVDS（低壓差分）信號(hào)。完成 STP 設(shè)置后，將 STP 文件同原有的設(shè)計(jì)下載到 FPGA 中，在 Quartus II中 SignalTap II 窗口下查看邏輯分析儀捕獲結(jié)果。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn) 。 程序包為屬性選項(xiàng)，用于把共享的定義放置其中，具體地說(shuō)主要用來(lái)存放各種設(shè)計(jì)的模塊都能共享的數(shù)據(jù)類(lèi)型、常量和子程序等。一般包頭列出所有項(xiàng)的名稱(chēng)，而在包體具體給出各項(xiàng)的細(xì)節(jié)。當(dāng)一個(gè)源程序中出現(xiàn)兩個(gè)以上的實(shí)體時(shí)，兩條作為使用庫(kù)的說(shuō)明語(yǔ)句應(yīng)在每 個(gè)實(shí)體說(shuō)明語(yǔ)句前重復(fù)書(shū)寫(xiě)。 端口模式（ MODE）有以下幾種類(lèi)型 ： IN 信號(hào)進(jìn)入實(shí)體但并不輸出； OUT 信號(hào)離開(kāi)實(shí)體但并不輸入；并且不會(huì)在內(nèi)部反饋使用； INOUT 信號(hào)是雙向的（既可以進(jìn)入實(shí)體，也可以離開(kāi)實(shí)體）； BUFFER 信號(hào)輸出到實(shí)體外部，但同時(shí)也在實(shí)體內(nèi)部反饋。 VHDL 的基本語(yǔ)法 （ 1） VHDL語(yǔ)言的客體及其分類(lèi) 在 VHDL語(yǔ)言中凡是可 以賦予一個(gè)值的對(duì)象就稱(chēng)為客體（ Object）。在仿真過(guò)程中它不 像 信號(hào)那樣，到了規(guī)定的仿真時(shí)間才進(jìn)行賦值，變量的賦值是 20 立即生效的。另外，運(yùn)算符是有優(yōu)先級(jí)的，例如邏輯運(yùn)算符 NOT，在所有的運(yùn)算符中優(yōu)先級(jí)最高。對(duì)單極性不歸 零 的矩形脈沖序列而言，“ 1” 碼打開(kāi)通路，送出載波； “ 0” 碼關(guān)閉通路，輸出 零 電平，所以又稱(chēng)為通斷鍵控 OOK(onoff Keying)。開(kāi)關(guān)電路e 2 PS K ( t )?1 8 0 176。 圖 FSK 解調(diào)框圖 解調(diào) 2FSK 信號(hào)還可以 用鑒頻法、過(guò)零檢測(cè)法及差分檢波法等。 DDS 具體工作過(guò)程如下：每來(lái)一個(gè)時(shí)鐘脈沖 clk， N 位全加器將頻率控制數(shù)據(jù) M 與累加寄存器輸出的累加相位數(shù)據(jù) N 相加，把相加后的結(jié)果送至累加寄存器的輸入端。 圖 DDS 硬件模塊圖 時(shí)鐘信號(hào)50MHZ 頻率控制模塊 波形輸出 波形選擇模塊 波形存儲(chǔ)模塊 32 頻率控制模塊 如圖 所示。地址線(xiàn)是十位，輸出八位波形數(shù)據(jù)。有優(yōu)良的自相關(guān)特性，有時(shí)稱(chēng)為偽噪聲（ PN）序列。移存器是由 n 個(gè)串接的雙態(tài)存儲(chǔ)器 (寄存器 )和一個(gè)移位時(shí)鐘發(fā)生器以及一個(gè)由模 2加法器組成的反饋邏輯線(xiàn)路組成 ， 每個(gè)雙態(tài)存儲(chǔ)器稱(chēng)為移存器的級(jí) ， 每一級(jí)只能有兩種不同狀態(tài)分別用“ 0” 和“ 1” 表示。 因此 ， 一般把m序列稱(chēng)為偽隨機(jī)序列。 本仿真采用 4級(jí)移位寄存器，產(chǎn)生周期為 15的一個(gè) m序列。 分頻器設(shè)計(jì) 由于 EP2C35F672C6 芯片的時(shí)鐘頻率為 50MHZ， 為了達(dá)到設(shè)計(jì)要求，設(shè)計(jì)中對(duì) 50MHZ 的系統(tǒng)時(shí)鐘進(jìn)行 4 分頻、 8 分頻和 512 分頻 。 ASK/PSK 解調(diào)方案 根據(jù)二選一選擇鍵 K 的高低電平同樣可以在一個(gè)模塊中對(duì)解調(diào)對(duì)象進(jìn)行選擇。 圖 FSK 調(diào)制模塊實(shí)體圖 FSK 仿真結(jié)果分析 49 嵌入式邏輯分析儀獲得的波形 如圖 ： 。其中，ASK 采用包絡(luò)解調(diào)法， PSK 采用相干解調(diào)方法，解調(diào)建模方框圖如圖 ， 其中判決器 工作原理是：把計(jì)數(shù)器輸出的 0 相載波與 PSK 信號(hào)中的載波 45 進(jìn)行邏輯“與”運(yùn)算，當(dāng)兩比較信號(hào)在判決時(shí)刻都為“ 1”時(shí)，輸出 為“ 1”，否則輸出為“ 0”。通過(guò) VHDL 包裝生成的分頻器模塊圖如圖 所示。圖 所示為遵從式的 4 級(jí) m序列發(fā)生器。 m 序列發(fā)生器設(shè)計(jì) m序列是最常用的一種偽隨機(jī)序列，它是最長(zhǎng)線(xiàn)性反饋移位寄存器序列的簡(jiǎn)稱(chēng)，是由帶現(xiàn)行反饋的移位寄存器產(chǎn)生的序列，并且具有最長(zhǎng)周期。帶有反饋邏輯線(xiàn)路的移存器稱(chēng)為 n 級(jí)動(dòng)態(tài)移存器，如 式 ， 其末級(jí)輸出序列為0 1 2 na a a a?????? ??????, 此序列滿(mǎn)足反饋邏輯函數(shù) ： 1 1 2 2 0 1 ()nn n n i n i n i n iia C a C