【正文】 （ ASK） （ 2） PSK 調制（當 K=1 時）邏輯分析儀的波形如圖 ： 圖 SignalTap II 仿真波形（ PSK） 仿真結果分析：分析以上仿真波形圖可知，仿真結果與設計相符，達到設計要求。 設計框圖如圖 ： 48 圖 FSK 調制框圖 FSK 調制模塊 該模塊由時鐘信號觸發(fā)， x 為基帶信號， sin1 和 sin2 分別為兩路載波，采用鍵控法產生 FSK 信號后由 y 輸出 ，模塊圖如圖 。 圖 ASK/PSK 解調模塊框圖 圖 ASK/PSK 解調框圖 ASK/PSK 解調模塊 模塊由時鐘信號觸發(fā)， K=0 時進行 ASK 解調， K=1 時進行 PSK 解調 。 圖 分頻器模塊實體圖 42 ASK/PSK 調制與解調 ASK/PSK 調制方案 由于 ASK 和 PSK 在調制時只需要一路正弦載波，可以將 ASK 和 PSK 的調制放在一 個模塊里進行，利用 DE2 開發(fā)板上的一個鍵進行選擇，即當此鍵為低電平時進行 ASK 調制，變?yōu)楦唠娖綍r為 PSK 調制。 圖 4級 m序列發(fā)生器 假設這 4級移位寄存器的初始狀態(tài)為 0001，即第 1 級為 1，其余 3 級為 0狀態(tài)，那么隨著移位時鐘節(jié)拍，這個移 位寄存器各級相繼出現(xiàn)的狀態(tài)如表 所示 ： 39 表 m序列發(fā)生器狀態(tài)轉移序列 由表 ，在第 15 個時鐘節(jié)拍時，移位寄存器的狀態(tài)與第 0個狀態(tài)相同，因而從第 16 拍開始必定重復第 1 至 15 拍的過程。 帶線性反饋邏輯的移位寄存器設定各級寄存器的初始狀態(tài)后，在時鐘觸發(fā)下，每次移位后各級寄存器狀態(tài)會發(fā)生變化。 由 n 級線性移存 器所產生的序列長度因反饋邏輯函數(shù)的不同而不一樣 。例如 , 在連續(xù)波雷達中可用作測距信號 ， 在遙控系統(tǒng)中可用作遙控信號 ， 在多址通信中可用作地址信號 ， 在數(shù)字通信中可用作群同步信號 ， 還可用作噪聲源及在保密通信中起加密作用等。本模塊的功能是通過傳送過來的地址，查找地址所對應的數(shù)據(jù)，并將數(shù)據(jù)輸出。波形數(shù)據(jù) ROM 表模塊存放三種波形的幅值／相位量化值，通過地址選擇相應波形的數(shù)據(jù)。調節(jié) M 可以改變取樣的點 數(shù)，從而改變頻率。 圖 過零 檢測 法波形限幅e2F S K( t )a b微分c整流d脈沖形成低通e f輸出( a )abcde 30 4 硬件模塊方案設計與實現(xiàn) DDS（直接數(shù)字式頻率合成器） DDS 是直接數(shù)字式頻率合成器（ Direct Digital Synthesizer）的英文縮寫， DDS 是一種新型的頻率合成技術。 圖 PSK 解調框圖 1 0 0 01 1 10 π 0 0 0 π π 帶通濾波器e 2 P S K ( t ) a相乘器 c 低通濾波器 dbe抽樣判決器 輸出co s ?? c t 定時脈沖 26 位定時輸出 波形如圖 ： 圖 PSK 解調波形圖 FSK 的調制與解調 正弦載波的頻率隨 二進制基帶信號在 f1 和 f2 兩個頻率點間變化，則產生二進制移頻鍵控信號（ 2FSK 信號）。兩種調制電路的框圖分別對應于 圖 （ a)、 (b)。如 when .else語句。它除了沒有數(shù)據(jù)流動方向說明外，其它性質幾乎和 “ 端口 ” 一致。 ① 常數(shù)（ Constant） 常數(shù)是一個固定的值。實體的通信點是端口（ PORT），它與模塊的輸入 /輸出或器件的引腳相關聯(lián)。設計的最頂層是頂層實體。由此可見，庫的好處就在于使設計者可以共享已經編譯過的設計結果。 圖 VHDL組成示意圖 一個完整的 VHDL設計必須包含一個實體和一個與之對應的結構體，一個實體可對應多個結構體，以說明采用不同方法來描述電路。前 4 種 分別是編譯的源設計單元。 1987 年底， IEEE 將 VHDL 替代 了原有的非標準的硬件描述語言 ，并被 美國國防部確認為標準硬件描述語言 。循環(huán)采樣存儲也就是分段存儲，將整個緩存分 13 成多個片段 (segment)，每當觸發(fā)條件滿足時就捕獲一段數(shù)據(jù)。本文通過對 Cyclone EP2C35F672C6 器件的實驗證實該測試手段大大提高系統(tǒng)的調試能力，具有很好的效果。 11 （ 5）編程下載設計文件，包括引腳鎖定和 編程下載。還可以進行最少的時序分析，報告最佳情況時序結果，驗證驅動芯片外信號的時鐘至管腳延時。進行功能仿真，即直接對 VHDL、原理圖描述 或其他描述形式的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能否滿足原設計的要求，仿真過程沒有加入時序信息，不涉及具體器件的硬件特性。 HDL 設計方式是現(xiàn)今設計大規(guī)模數(shù)字集成電路的常用形式，除 IEEE標準中 VHDL與 Verilog HDL 兩種形式外， 還有各自 FPGA 廠家推出的專用語言，如 Quartus II 下的AHDL。 QuartusⅡ支持多種編輯輸入法，包括圖形編輯輸入法， VHDL、 Verilog HDL 和 AHDL 的文本編輯輸入法，符號編輯輸入法，以及內存編輯輸入法。原理圖設計輸入法在早期應用 的 比較廣泛，它根據(jù)設計要求，選用器件、繪制原理圖、完成輸入過程。因此， EDA 技術是現(xiàn)代電子設計的發(fā)展趨勢。 第二章介紹了 EDA 以及開發(fā) FPGA 的軟件的基本知識和主要使用方法，并介紹了 VHDL 語言的設計流程和基本語法。 本設計用到的是 Altera 公司的 FPGA 器件 EP2C35F672C6，該器件隸屬于Cyclone II 系列，具有更大的容量和極低的單位邏輯單元成本。與其他中小規(guī)模集成電路相比，其優(yōu)點主要在于它有很強的靈活性，即其內部的具體邏輯功能可以根據(jù)需要配置，對電 3 路的修改和維護很方便。 經過調制后，各路信號可已搬移到更高不重疊 的頻段去傳輸，從而避免多路傳輸中的相互干擾。 雖然基帶信號可以直接傳輸，但是目前大多數(shù)信道不適合傳輸基帶信號。在解調時，用非相干解調法解調 ASK 和 PSK信號，用過零檢測法解調 FSK 信號。由于 ASK 和 PSK 調制特性相近，載波都為一路信號。隨著人類經濟和文化的發(fā)展，人們對通信技術性能的需求也越來越迫切，從而又推動了通信科學的發(fā)展。實際中一般選正弦信號為 載波信號。數(shù)字調制產生模擬信號，其載波參量的離散狀態(tài)是與數(shù)字數(shù)據(jù)相對應的，這種信號適宜于在帶通型的模擬信道上傳輸。 基于 FPGA的數(shù)字調制解調器與模擬電路調制解調器相比，具有功耗低、結構簡單、性能優(yōu)越等特點，故在實際工程中得到了廣泛的應用。另外，三種數(shù)字信號的解調方法也不完全相同。 6 EDA 是電子設計自動化（ Electronic Design Automation）的縮寫 ， 在 20世紀 90 年代初從計算機輔助設計（ CAD）、計算機輔助制造（ CAM）、計算機輔助測試（ CAT）和計算機輔助工程（ CAE）的概念發(fā)展而來的 ,EDA 技術就是依靠功能強大的電子計算機，在 EDA 工具軟件平臺上，對以硬件描述語言 HDL（ Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設計文件，自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器 件 CPLD/FPGA 或專 用集 成電 路 ASIC （ Application Specific Integrated Circuit）芯片中，實現(xiàn)既定的電子電路設計功能。設計者可以通過傳統(tǒng)原理圖輸入法（ GDF）或硬件描述語言（ VHDL）設計一個數(shù)字系統(tǒng)，通過軟件仿真我們可以事先驗證設計正確性，在 PCB 完成后還可以利用 CPLD 的 在線修改能力隨時修改設計而不必改動硬件電路。他們的 共同特點是利用由頂向下設計，利于模塊的劃分與復用，可移植性好，通用性好，設計不因芯片的工藝與結構不同而變化，更利于向 ASIC 的移植。 圖 顯示了使用 Quartus II 進行設計的各主要環(huán)節(jié) 。最終獲得門級電路甚至更底層的電路網(wǎng)表描述文件。在Quartus II中，是使用由綜合中建立的數(shù)據(jù)庫，將工程的邏輯和時序要求與器件的可用資源相匹配。 （ 2） 編輯設計圖形文件，放置元件、連線、設定輸入輸出管教名稱。目前 SignalTap II 邏輯分析儀支持的器件系列包括： APEXT II，APEX20KE， APEX20KC， APEX20K， Cyclone， Excalibur， Mercury， Stratix GX， Stratix。邏輯分析器不可測試的信號包括：邏輯單元的進位信號、 PLL 的時鐘輸出、 JTAG引腳信號、 LVDS（低壓差分）信號。完成 STP 設置后，將 STP 文件同原有的設計下載到 FPGA 中，在 Quartus II中 SignalTap II 窗口下查看邏輯分析儀捕獲結果。這種將設計實體分成內外部分的概念是VHDL 系統(tǒng)設計的基本點 。 程序包為屬性選項，用于把共享的定義放置其中，具體地說主要用來存放各種設計的模塊都能共享的數(shù)據(jù)類型、常量和子程序等。一般包頭列出所有項的名稱，而在包體具體給出各項的細節(jié)。當一個源程序中出現(xiàn)兩個以上的實體時，兩條作為使用庫的說明語句應在每 個實體說明語句前重復書寫。 端口模式（ MODE）有以下幾種類型 ： IN 信號進入實體但并不輸出； OUT 信號離開實體但并不輸入；并且不會在內部反饋使用； INOUT 信號是雙向的（既可以進入實體，也可以離開實體）； BUFFER 信號輸出到實體外部，但同時也在實體內部反饋。 VHDL 的基本語法 （ 1） VHDL語言的客體及其分類 在 VHDL語言中凡是可 以賦予一個值的對象就稱為客體（ Object）。在仿真過程中它不 像 信號那樣，到了規(guī)定的仿真時間才進行賦值，變量的賦值是 20 立即生效的。另外，運算符是有優(yōu)先級的，例如邏輯運算符 NOT，在所有的運算符中優(yōu)先級最高。對單極性不歸 零 的矩形脈沖序列而言，“ 1” 碼打開通路，送出載波； “ 0” 碼關閉通路，輸出 零 電平，所以又稱為通斷鍵控 OOK(onoff Keying)。開關電路e 2 PS K ( t )?1 8 0 176。 圖 FSK 解調框圖 解調 2FSK 信號還可以 用鑒頻法、過零檢測法及差分檢波法等。 DDS 具體工作過程如下：每來一個時鐘脈沖 clk， N 位全加器將頻率控制數(shù)據(jù) M 與累加寄存器輸出的累加相位數(shù)據(jù) N 相加，把相加后的結果送至累加寄存器的輸入端。 圖 DDS 硬件模塊圖 時鐘信號50MHZ 頻率控制模塊 波形輸出 波形選擇模塊 波形存儲模塊 32 頻率控制模塊 如圖 所示。地址線是十位，輸出八位波形數(shù)據(jù)。有優(yōu)良的自相關特性，有時稱為偽噪聲（ PN）序列。移存器是由 n 個串接的雙態(tài)存儲器 (寄存器 )和一個移位時鐘發(fā)生器以及一個由模 2加法器組成的反饋邏輯線路組成 ， 每個雙態(tài)存儲器稱為移存器的級 ， 每一級只能有兩種不同狀態(tài)分別用“ 0” 和“ 1” 表示。 因此 ， 一般把m序列稱為偽隨機序列。 本仿真采用 4級移位寄存器，產生周期為 15的一個 m序列。 分頻器設計 由于 EP2C35F672C6 芯片的時鐘頻率為 50MHZ， 為了達到設計要求，設計中對 50MHZ 的系統(tǒng)時鐘進行 4 分頻、 8 分頻和 512 分頻 。 ASK/PSK 解調方案 根據(jù)二選一選擇鍵 K 的高低電平同樣可以在一個模塊中對解調對象進行選擇。 圖 FSK 調制模塊實體圖 FSK 仿真結果分析 49 嵌入式邏輯分析儀獲得的波形 如圖 ： 。其中，ASK 采用包絡解調法， PSK 采用相干解調方法，解調建模方框圖如圖 ， 其中判決器 工作原理是：把計數(shù)器輸出的 0 相載波與 PSK 信號中的載波 45 進行邏輯“與”運算，當兩比較信號在判決時刻都為“ 1”時，輸出 為“ 1”，否則輸出為“ 0”。通過 VHDL 包裝生成的分頻器模塊圖如圖 所示。圖 所示為遵從式的 4 級 m序列發(fā)生器。 m 序列發(fā)生器設計 m序列是最常用的一種偽隨機序列，它是最長線性反饋移位寄存器序列的簡稱，是由帶現(xiàn)行反饋的移位寄存器產生的序列，并且具有最長周期。帶有反饋邏輯線路的移存器稱為 n 級動態(tài)移存器，如 式 ， 其末級輸出序列為0 1 2 na a a a?????? ??????, 此序列滿足反饋邏輯函數(shù) ： 1 1 2 2 0 1 ()nn n n i n i n i n iia C a C