【正文】 END CASE。 WHEN 5 = Y = 39。PROCESS(cb) 判斷cb值的大小BEGIN CASE cb IS cb決定y的賦值大小 WHEN 3 = y = 39。039。 END IF。PROCESS(z)BEGIN IF z39。139。ARCHITECTURE behav OF FSK ISSIGNAL ca: INTEGER RANGE 0 TO 5。ENTITY FSK ISPORT(start : IN STD_LOGIC。LIBRARY IEEE。end process。039。 4分頻輸入 Y : in std_logic。USE 。 END PROCESS。039。) THEN IF(count2 = 11) THEN 滿足條件給f4賦值 f4 = 39。 END PROCESS。 )。event AND clk=39。 END IF 。 。event AND clk=39。 END IF 。)then IF (count1 = 1111) then 4位二進(jìn)制計(jì)數(shù)器 count1 = (OTHERS = 39。 16分頻計(jì)數(shù)器SIGNAL count2 : STD_LOGIC_VECTOR(1 DOWNTO 0)。 時(shí)鐘信號(hào) f16 : OUT STD_LOGIC。 USE 。end process。event and start=39。 a(1) = a(2)。BEGINprocess(start)begin if ( start39。ENTITY m_pn ISPORT(start : IN STD_LOGIC。參 考 文 獻(xiàn)[1]徐志軍，徐光輝 CPLD/FPGA 的開發(fā)與應(yīng)用 電子工業(yè)出版社，2002[2]劉凌 胡永生 數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn) 清華大學(xué)出版社，2003[3]Hans Gustat . Frank Herzel Integrated FSK demodulator with very high sensitivity 2003[4]周昊，宋文濤，羅漢文 一種基于ＤＤＳ的軟件無線電調(diào)制方案 清華大學(xué)出版社2002[5]褚振勇，翁木云 FPGA設(shè)計(jì)及應(yīng)用 西安電子科大出版社 2002[6]羅衛(wèi)兵、孫樺、張捷，通信系統(tǒng)仿真設(shè)計(jì)，西安電子科技大學(xué)出版社，2001[7]郝莉、賈蓓莉，現(xiàn)代通信原理，2002[8]隗永安 現(xiàn)代通信原理 西南交通大學(xué)出版社 2000[9]丁玉美 高西全，數(shù)字信號(hào)處理，西安電子科大出版社，2000[10]樊昌信等，通信原理（第5版）哈爾濱工業(yè)出版社，2001[11]黃再銀. ，2003[12]Michael Digital Design With the Verilog HDL，Publishing house of electronics industry 2004[13] HDL. 電子工業(yè)出版社，2005[14]譚會(huì)生， 技術(shù)及應(yīng)用. 西安電子科技大學(xué)出版社，2004[15]PAN Song Application foreground of CPLD/FPGA in electron designon technology apply Publishing house of electronics industry 2002[16]LU will gradualy replace ASICand ASSP[J].Electron production world，2000[17][18]陳華鴻頻移鍵控(FSK)及其最新應(yīng)用 2000[19][20][期刊論文]現(xiàn)代電子技術(shù) 2005[21]尹常永EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì) 2004[22]劉愛榮， 王振成. EDA 與CPLD 開發(fā)應(yīng)用簡(jiǎn)明教程 北京 清華大學(xué)出版社 2007[23] 吳海濤， 梁迎春， 的全數(shù)字FSK ，2007[24] 隗永安著， 現(xiàn)代通信理論. 成都： 西南交通大學(xué)出版社，2000[25] 張毅剛. 單片機(jī)應(yīng)用設(shè)計(jì). 哈爾濱：哈爾濱工業(yè)大學(xué)出版社2002[26] 梅燦華， 張潛. 基于FPGA 的鍵控移頻調(diào)制解調(diào)器的設(shè)計(jì)與實(shí)現(xiàn). 安徽大學(xué)學(xué)報(bào)，2003附錄Ⅰ m序列生成VHDL程序：LIBRARY IEEE。 參數(shù)設(shè)置： 同步信號(hào)start 為100hz； 時(shí)鐘信號(hào) clk 為 40khz； 頻率1（即f4）為 10khz ， 占空比1/2。 參數(shù)設(shè)置： 同步信號(hào)start 為100khz； 時(shí)鐘信號(hào) clk 為 4mhz； 頻率1（即f4）為 1mhz ，占空比1/4。 2FSK調(diào)制解調(diào)完整算法上面已經(jīng)將各個(gè)主要器件進(jìn)行了仿真，本節(jié)主要是將各器件組合在一起，進(jìn)行2FSK整體仿真。039。139。 END PROCESS。event and start = 39。 THEN ca = ca + 1。 END PROCESS。event and start = 39。本程序算法十分簡(jiǎn)單：當(dāng)基帶信號(hào)為高電平時(shí)選擇f1，低電平是選擇f2。) then z=f2 。使用max+plusⅡ軟件的vhdl文本輸入功能并進(jìn)行時(shí)序仿真，得到如下仿真圖：圖43 分頻器仿真時(shí)鐘信號(hào)頻率80mhz，由圖可以看出f16占空比是1/16，頻率為5mhz，f4占空比是1/4，頻率為20mhz；count1，coune2為計(jì)數(shù)器，都是中間變量。 本程序的算法是：每次檢測(cè)上升沿，計(jì)數(shù)器加1，加到‘1111’時(shí)清零，并賦值‘1’給f16，還沒加到‘1111’，則賦值‘0’給f16，這樣就產(chǎn)生了占空比為1/16的頻率，并且頻率由時(shí)鐘的16分頻得來。 。139。 PROCESS(clk) BEGIN 占空比1/16 IF (clk39。 計(jì)數(shù)清零 ELSE count1 = count1 + 1。139。由圖可以看出產(chǎn)生的m序列為‘1110010’，周期是70us；a是中間變量。event and start=39。 2FSK調(diào)制解調(diào)算法 m序列算法 M序列算法部分vhdl程序如下（完整程序見附錄Ⅰ）： signal a：std_logic_vector(2 downto 0)； BEGIN process(start) begin if(start39。MAX+PLUS II具有開放的界面，提供豐富的邏輯功能庫(kù)供設(shè)計(jì)人員調(diào)用，還具有開放核的特點(diǎn)，允許設(shè)計(jì)人員添加自己的宏功能模塊。使用該軟件，用戶從開始設(shè)計(jì)邏輯電路到完成器件下載編程一般只需數(shù)小時(shí)時(shí)間，其中設(shè)計(jì)的編譯時(shí)間僅需數(shù)分鐘。它支持Altera公司不同結(jié)構(gòu)的器件，可在多種平臺(tái)上運(yùn)行。MAX+PLUS II是Altera公司專門為研制PLD而開發(fā)的軟件。y (n)h(N—1)h(N2)h(2)h(1)h(n)z1z 1z1FIR濾波器是一種LTI數(shù)字濾波器，它的基本結(jié)構(gòu)是一個(gè)分節(jié)的延時(shí)線，把每一節(jié)的輸出加權(quán)累加，得到濾波器的輸出。實(shí)驗(yàn)表明，采用8位分辨率和每周期10個(gè)采樣點(diǎn)可以達(dá)到理想的效果。根據(jù)抽樣定理可知，當(dāng)用模擬信號(hào)最大頻率2倍以上的速率對(duì)該模擬信號(hào)采樣時(shí)，便可將模擬信號(hào)不失真地恢復(fù)出來。當(dāng)信號(hào)為0時(shí)，波形與f2相同，說明數(shù)據(jù)選擇器選擇了f2這路數(shù)據(jù)。 信號(hào)時(shí)鐘異或門或 非 門D QCLK或 門D QCLKD QCLK圖32 m序列產(chǎn)生器3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器的功能：在多個(gè)通道中選擇其中的某一路，或多個(gè)信息中選擇其中的某一個(gè)信息傳送或加以處理。m序列的顯著特點(diǎn)是：隨機(jī)特性；預(yù)先可確定性；循環(huán)特性，從而在通信領(lǐng)域得到了廣泛的應(yīng)用。2．移位可加性：某個(gè)m序列同相移為任意值的同一m序列的模2加是另一相移的m序列。在實(shí)現(xiàn)時(shí)，模N計(jì)數(shù)器可設(shè)計(jì)成帶預(yù)置的計(jì)數(shù)器。通常用來對(duì)某個(gè)給定頻率進(jìn)行分頻，以得到所需的頻率。 整 流微 分低 通濾波器限 幅寬脈沖發(fā)生 圖27過零檢測(cè)原理圖第三章 2FSK調(diào)制解調(diào)設(shè)計(jì) 2FSK調(diào)制器設(shè)計(jì)整個(gè)2FSK調(diào)制部分分為五個(gè)部分，分別是：分頻器，m序列產(chǎn)生器，數(shù)據(jù)選擇器，2FSK跳變檢測(cè)部分，正弦信號(hào)產(chǎn)生器。原理圖如下：帶 通濾波器抽樣脈沖輸出輸入 帶 通濾波器抽 樣判決器包 絡(luò)檢波器包 絡(luò)檢波器圖26非相干解調(diào)原理 過零檢測(cè)數(shù)字調(diào)頻波的過零點(diǎn)數(shù)隨不同載頻而異，故檢出過零點(diǎn)數(shù)可以得到關(guān)于頻率的差異。第二，對(duì)于數(shù)字調(diào)制信號(hào)的解調(diào)，為提高系統(tǒng)的抗噪聲性能，通常采用與模擬調(diào)制系統(tǒng)中不同的解調(diào)方式。一般來說，鍵控法得到的Φn、θn是與序列n無關(guān)的，反映在e0(t)上，僅表現(xiàn)出ω1與ω2改變時(shí)e0(t)相位是不連續(xù)的。 MFSK信號(hào)帶寬BMFSK=fM f1+△f (24)