【正文】 參考文獻(xiàn)[1] :人民郵電出版社,2006，58 [2] FSK 的固網(wǎng)服務(wù)終端接入系統(tǒng)的設(shè)計(jì)：[碩士學(xué)位論文].北京北京工業(yè)大學(xué),2006 [3] ，2005(5) :110112 [4] 田耘,徐文波,胡彬, ISE Design Suite FPGA :人民郵電出版社,2008，112 [5] 孫航,胡靈博,于聯(lián)鋒, :電子工業(yè)出版社,2008，189227 [6] Jeffrey (,陳強(qiáng)).北京:人民郵電出版社,2004，8724 [7] :電子工業(yè)出版社,2007，3032 [8] 強(qiáng)世錦,:清華大學(xué)出版社,2008，146148 [9] 黃載祿,殷蔚華,:科學(xué)出版社,2007，274290 [10] （第 2 版）.北京:電子工業(yè)出版社,2008，127133 [11] 王誠,吳繼華,范麗珍, FPGA/CPLD 設(shè)計(jì)（基礎(chǔ)篇）.北京:人民郵電出版社,2005，75116 [12] 王誠,吳繼華,范麗珍, FPGA/CPLD 設(shè)計(jì)（高級(jí)篇）.北京:人民郵電出版社,2005，151189 [13] :電子科技大學(xué)出版社,2008，622 [14] FPGA ，2011,34(1):2325 [15] KING MyungSoon, CHUNG JinGyun. Lookup tablebased pulseshaping filter. Electronics Letters, 2000, 36(17):15051507 [16] 朱曉博,肖振宇, UWB ，2009,33(S2):204206 [17] 祝林嘯,，2005,(4):120123 [18] M A AlAlaoui. Novel digital integrator and differentiator. Electron. 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1) Q ( n)，下支路的乘法器為 I ( n ) Q ( n? 1)，因此頻率檢測器輸出的結(jié)果為：將輸出結(jié)果截掉部分低位數(shù)據(jù)位，得到截?cái)嗪蟮?16 位信號(hào) freq_det，如果信號(hào)freq_det 對應(yīng)數(shù)值為負(fù)值，則接收到的 FSK 載波信號(hào)對應(yīng)數(shù)字碼元‘0’；如果信號(hào)freq_det 對應(yīng)數(shù)值為正值，則接收到的 FSK 載波信號(hào)對應(yīng)數(shù)字碼元‘1’。這里取值 M=1，且梳狀濾波器部分在低采樣率 /sf R = 下工作，以 /sf R 為參照，則單級(jí)梳狀濾波器狀態(tài)方程為：由式（319）可以看出，在 FPGA 中實(shí)現(xiàn)梳狀濾波器使用觸發(fā)器用于延時(shí)及減法器即可，實(shí)現(xiàn)結(jié)構(gòu)如圖 323 梳狀濾波器部分所示。抽取器采用最大計(jì)數(shù)值為 32 的計(jì)數(shù)器實(shí)現(xiàn)，計(jì)數(shù)器在工作時(shí)鐘 sys_clkx2 的驅(qū)動(dòng)下，當(dāng)計(jì)數(shù)值為 0 時(shí)，從信號(hào) IQ_mux 中抽取 I 數(shù)據(jù)；當(dāng)計(jì)數(shù)值為 16 時(shí)，從信號(hào) IQ_mux 中抽取 Q 數(shù)據(jù)。CIC 抽取濾波器的基本組成包括 N 級(jí)積分器（Integrator）、抽取器（Decimation）和 N 級(jí)梳狀濾波器（Comb Filter）。混頻器的實(shí)現(xiàn)結(jié)構(gòu)如圖 所示。 解調(diào)器子模塊設(shè)計(jì) 本小節(jié)將詳細(xì)論述解調(diào)器子模塊的設(shè)計(jì)。圖 設(shè)接收到的調(diào)制信號(hào)為：進(jìn)行正交相干解調(diào)運(yùn)算后：經(jīng)過LPF之后,得到：根據(jù)解調(diào)算法中不同信號(hào)解調(diào)所對應(yīng)的門限判決電平的值,對值進(jìn)行判決,恢復(fù)出基帶信號(hào)的二進(jìn)制碼元信息。軟件無線電的解調(diào)一般采用的數(shù)字相干解調(diào)的方法。圖 解調(diào)的過程是已調(diào)信號(hào)和噪聲先經(jīng)過帶通濾波器,再與接收機(jī)產(chǎn)生的本地載波信號(hào)相乘,本地載波要與發(fā)送載波同頻同相,因此稱為同步載波或相干載波,然后由低通濾波器從相乘器輸出的各項(xiàng)信號(hào)中取得數(shù)字基帶信號(hào)。end process。 elsif yy=10 then y=not f(1)。 then y=39。event and clk=39。 end if。yy=xx。039。process(clk) 對輸入的基帶信號(hào)x進(jìn)行串/并轉(zhuǎn)換，得到2位并行信號(hào)的yy beginif clk39。 else f=f+1。 then if start=39。 寄存xx信號(hào)的寄存器beginprocess(clk) 此進(jìn)程過對clk進(jìn)行分頻，得到4種載波信號(hào)ff ff0。architecture behav of PL_MFSK issignal q :integer range 0 to 15。 系統(tǒng)時(shí)鐘 start :in std_logic。use 。這是由于數(shù)字器件的非理想特性而帶來的幅度量化誤差、相位截?cái)嗾`差等因素所致。對 D/A 轉(zhuǎn)換后輸出的階梯波 S (t )進(jìn)行頻譜分析，可知 S (t )中除主頻of 外，在參考頻率cf 與輸出頻率0f 的組合處還存在許多雜波分量，這些非諧波分量分布在( 0, 1, 2, )c onf 177。相位加法器和數(shù)字乘法器為將來系統(tǒng)能夠?qū)崿F(xiàn)相位和幅度調(diào)制而預(yù)留的設(shè)計(jì)。只讀存儲(chǔ)器的工作速度很高，從而合成信號(hào)的頻率也可以做得較高。最后，由于 ROM 表中查找出來的波形幅度值均為正值，而需要輸出的波形數(shù)據(jù)信號(hào) sin_wave 和 cos_wave 均為有符號(hào)數(shù)，因此需要根據(jù)正弦波和余弦波的波形特點(diǎn)及指示對應(yīng)四分之一周期波形的信號(hào) phase_sign，在兩個(gè) ROM 表輸出信號(hào)sin_rom(8:0)和 cos_rom(8:0)的數(shù)據(jù)最高位前添加相應(yīng)的符號(hào)位，拼接得到最終正弦波 sin_wave(9:0)和余弦波 cos_wave(9:0)的波形信號(hào)。在本設(shè)計(jì)中，相位加法器輸出的波形存儲(chǔ)器初始取樣地址（即上圖中信號(hào) phase_add）為 14 位，ROM 的數(shù)據(jù)位 L=9 位，相位累加器的最大滿量值為 M=15980。對于 N 位尋址的波形存儲(chǔ)器 ROM，相當(dāng)于把0 ~ 2π 相位的正弦波或余弦波信號(hào)離散成具有2N個(gè)樣點(diǎn)的幅值序列，若 ROM 存儲(chǔ)的數(shù)據(jù)位數(shù)為 L，則2N個(gè)樣點(diǎn)量化后的正弦波或余弦波幅值以 L 位二進(jìn)制數(shù)值固化在 ROM 中。需要注意控制 phase_set 與 phase相加后，不能產(chǎn)生溢出。圖 ,可以寫出正交調(diào)制實(shí)現(xiàn)的時(shí)域表達(dá)式由于各種調(diào)制信號(hào)都是在數(shù)字域?qū)崿F(xiàn)的,因此,在數(shù)字域?qū)崿F(xiàn)時(shí)要對上式進(jìn)行數(shù)字化。載波可以是正弦波或脈沖序列,以正弦型信號(hào)作為載波的調(diào)制叫做連續(xù)波調(diào)制。ZPSK信號(hào)可以看作是雙級(jí)性數(shù)字基帶信號(hào)作用下的數(shù)字調(diào)幅信號(hào)。,時(shí),已調(diào)信號(hào)與未調(diào)載波反相。根據(jù)用載波相位表示數(shù)字信息的方式不同,相位鍵控又分為絕對移相鍵控和相對移相鍵控兩種。9. 芯片編程與調(diào)試 FPGA 的最后一個(gè)設(shè)計(jì)步驟就是芯片編程與調(diào)試。在功能仿真中介紹的仿真工具，都能夠有效支持時(shí)序仿真。由于 FPGA 芯片的內(nèi)部結(jié)構(gòu)只有 FPGA 廠商最為了解，因此實(shí)現(xiàn)不使用第三方工具軟件，必須選擇 FPGA 廠商提供的工具軟件。Xilinx FPGA 的實(shí)現(xiàn)過程可分為：翻譯（Translate）、映射（Map）和布局布線（Place amp。5. 綜合后仿真 綜合后仿真是為檢查綜合結(jié)果是否符合設(shè)計(jì)要求，由于綜合工具的日益成熟，一般的設(shè)計(jì)也可省略這一步。常用的仿真工具有：Mentor 公司的 Modelsim，Sysnopsys 公司的 VCS 等。圖表 3. 功能仿真 電路設(shè)計(jì)完成后，需要在編譯前對所設(shè)計(jì)的電路進(jìn)行邏輯功能驗(yàn)證，以驗(yàn)證電路功能是否符合設(shè)計(jì)要求。一般采用自頂向下的設(shè)計(jì)方法，把系統(tǒng)由上至下逐層次地劃分為若干設(shè)計(jì)模塊，直到劃分為底層的基本單元為止。第三章 系統(tǒng)總體方案設(shè)計(jì)與 FPGA 設(shè)計(jì)開發(fā) FPGA 設(shè)計(jì)流程 FPGA 的設(shè)計(jì)流程即使用編程工具和相應(yīng) EDA（電子設(shè)計(jì)自動(dòng)化）開發(fā)軟件對FPGA 芯片進(jìn)行設(shè)計(jì)開發(fā)的一個(gè)過程。但經(jīng)過VerilogHDL還有一個(gè)優(yōu)點(diǎn)就是容易掌握，如果具有C語言學(xué)習(xí)的基礎(chǔ)，很快就能夠掌握。但VerilogVerilog相比而言，VerilogVerilogVerilog1995年12月，IEEE制定了VerilogHDL，并且認(rèn)為VerilogInternational）組織負(fù)責(zé)VerilogHDL。HDL成為Cadence公司的私有財(cái)產(chǎn)。HDL語言得到迅速發(fā)展。后來Moorby成為VerilogDesign一般的高級(jí)編程語言是沒有時(shí)序概念的，但在硬件電路中從輸入到輸出總是有延時(shí)存在的，為了描述這一特征，需要引入時(shí)延的概念。3HDL語言是并行處理的，具有同一時(shí)刻執(zhí)行多任務(wù)的能力。目前，這種自頂向下的方法已被廣泛使用。Automation公司（該公司于1989年被Cadence公司收購）開發(fā)，后者由美國軍方研發(fā)。Description所以經(jīng)過低通濾波器輸出的平均分量的變化反映了輸入信號(hào)頻率的變化，這樣就把碼元‘0’‘1’在幅度