【正文】 小衰減是74dB，再利用給出的其他參數(shù)計(jì)算濾波器階數(shù)。已經(jīng)給出了設(shè)計(jì)參數(shù)，下面開始利用MATLAB程序來設(shè)計(jì)這個(gè)濾波器。wlp=*pi。 %計(jì)算窗口長度wc=[wlp/pi6/N，whp/pi+6/N]。把已經(jīng)有的參數(shù)用程序函數(shù)表達(dá)出來，利用已經(jīng)有的各種內(nèi)置函數(shù)架設(shè)起濾波器。FDATool可以設(shè)計(jì)幾乎所有的基本的常規(guī)濾波器，包括FIR和IIR的各種設(shè)計(jì)方法。Design Method(設(shè)計(jì)方法)選項(xiàng)，包括IIR濾波器的Butterworth(巴特沃思)法、Chebyshev Type I(切比雪夫I型)法、 Chebyshev Type II(切比雪夫II型) 法、Elliptic(橢圓濾波器)法和FIR濾波器的Equiripple法、LeastSquares(最小乘方)法、Window(窗函數(shù))法。它的具體選項(xiàng)由Filter Type選項(xiàng)和Design Method選項(xiàng)決定，例如Bandpass(帶通)濾波器需要定義Fstop1(下阻帶截止頻率)、Fpass1(通帶下限截止頻率)、Fpass2(通帶上限截止頻率)、Fstop2(上阻帶截止頻率)，而Lowpass(低通)濾波器只需要定義FstopFpass1。當(dāng)采用窗函數(shù)設(shè)計(jì)時(shí)，通帶截止頻率處的幅值衰減固定為6db，所以不必定義。設(shè)置完以后點(diǎn)擊窗口下方的Design Filter，在窗口上方就會看到所設(shè)計(jì)濾波器的幅頻響應(yīng)，通過菜單選項(xiàng)Analysis還可以看到濾波器的相頻響應(yīng)、組延遲、脈沖響應(yīng)、階躍響應(yīng)、零極點(diǎn)配置等。const real64_T B[39] = {，，，，，}。但由直接型傳輸函數(shù)表達(dá)式來實(shí)現(xiàn)并不實(shí)用。量化過程中由于存在不同程度的量化誤差，由此會導(dǎo)致濾波器的頻率響應(yīng)出現(xiàn)偏差，嚴(yán)重時(shí)會使濾波器的極點(diǎn)移到單位圓之外，使系統(tǒng)不穩(wěn)定。 FPGA 可編程邏輯元件介紹EDA是Electronic Design Automation的縮寫，意為電子設(shè)計(jì)自動化，即利用計(jì)算機(jī)自動完成電子系統(tǒng)的設(shè)計(jì)。ASIC按制造方法又可分為全定制(Full Custom)產(chǎn)品、半定制(semicustom)產(chǎn)品和可編程邏輯器件(PLD)。使用FPGA器件設(shè)計(jì)數(shù)字電路，不僅可以簡化設(shè)計(jì)過程，而且可以降低整個(gè)系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。功能密集度是指在給定的空間能集成的邏輯功能數(shù)量。具有較高集成度的系統(tǒng)比用許多低集成度的標(biāo)準(zhǔn)組件設(shè)計(jì)的相同系統(tǒng)具有高得多的可靠性。同時(shí)，在樣機(jī)設(shè)計(jì)成功后，由于開發(fā)工具先進(jìn)，自動化程度高，對其進(jìn)行邏輯修改也十分簡便迅速。很多FPGA器件都具有加密功能，在系統(tǒng)中廣泛的使用FPGA器件可以有效防止產(chǎn)品被他人非法仿制。再次，使用FPGA器件能使系統(tǒng)的可靠性提高，維修工作量減少，進(jìn)而使系統(tǒng)的維修服務(wù)費(fèi)用降低。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 　　Maxplus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。Verilog HDL是目前應(yīng)用最為廣泛的硬件描述語言。這使得我們在功能設(shè)計(jì)，邏輯驗(yàn)證階段可以不必過多考慮門級及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。表23設(shè)計(jì)指標(biāo)要求設(shè)計(jì)指標(biāo)高低通截止頻率 階數(shù)據(jù)寬度低通(1對應(yīng)Fs/2) 118bits根據(jù)以上指標(biāo)，利用MATLAB中的FIR濾波器系數(shù)設(shè)計(jì)命令fir1(10，)所設(shè)計(jì)濾波器的系數(shù)。同時(shí)，利用濾波器系數(shù)的及對稱的特性，對輸入信號 進(jìn)行如下等效： ， 。程序的功能仿真結(jié)果如下圖212所示。于是，根據(jù)以上所有思想我們可以得出以下11階FIR數(shù)字濾波器的Verilog程序如下：///////////////////////////////////////////////////////////////////////////////// Company: // Engineer:// Create Date: 17:01:38 11/03/06// Design Name: // Module Name: ycj// Project Name: // Target Device: // Tool versions: // Description:用Verilog編寫的fir濾波器程序// Dependencies:// Revision:// Revision File Created// Additional Comments:////////////////////////////////////////////////////////////////module firv2(clk， x， y)。 reg [26:0] y。 reg [5:0]i，k。 for(i=0。k0。 mult13_8 uut1(clk，c1，xx[1]，acc2)。 mult13_8 uut5(clk，c5，xx[5]，acc6)。 mult13_8 uut9(clk，c9，xx[9]，acc10)。 mult13_8 uut13(clk，c13，xx[13]，acc14)。 always (posedge clk) begin y={acc16[1]，acc16[1]，acc16[1]，acc16[1]，acc16[1]，acc16}+{acc17[1]，acc17[1]，acc17[1]，acc17[1]，acc17[1]，acc17} +{acc15[1]，acc15[1]，acc15[1]，acc15[1]，acc15[1]，acc15}+{acc14[1]，acc14[1]，acc14[1]，acc14[1]，acc14[1]，acc14} +{acc13[1]，acc13[1]，acc13[1]，acc13[1]，acc13[1]，acc13}+{acc12[1]，acc12[1]，acc12[1]，acc12[1]，acc12[1]，acc12} +{acc11[1]，acc11[1]，acc11[1]，acc11[1]，acc11[1]，acc11}+{acc10[1]，acc10[1]，acc10[1]，acc10[1]，acc10[1]，acc10} +{acc9[1]，acc9[1]，acc9[1]，acc9[1]，acc9[1]，acc9}+{acc8[1]，acc8[1]，acc8[1]，acc8[1]，acc8[1]，acc8} +{acc7[1]，acc7[1]，acc7[1]，acc7[1]，acc7[1]，acc7}+{acc6[1]，acc6[1]，acc6[1]，acc6[1]，acc6[1]，acc6} +{acc5[1]，acc5[1]，acc5[1]，acc5[1]，acc5[1]，acc5}+{acc4[1]，acc4[1]，acc4[1]，acc4[1]，acc4[1]，acc4} +{acc3[1]，acc3[1]，acc3[1]，acc3[1]，acc3[1]，acc3}+{acc2[1]，acc2[1]，acc2[1]，acc2[1]，acc2[1]，acc2} +{acc1[1]，acc1[1]，acc1[1]，acc1[1]，acc1[1]，acc1}。t*={t[7]，t[7]，t[7]，t[7:3]} t*t3。為例補(bǔ)碼：11111110B=22. 對程序設(shè)計(jì)中的問題分析與總結(jié)在最開始的設(shè)計(jì)中，本文初始計(jì)劃使用乘法單元。我們使用過這樣的程序：reg [63:0] filter_in_force [0:3344]。 begin abs_real = arg 0 ? arg : arg。 filter_in_force [2] = $realtobits(+000)。隨著FPGA 的發(fā)展以及相應(yīng)EDA 軟件工具的成熟，F(xiàn)PGA 在高速數(shù)字信號處理領(lǐng)域得到了越來越廣泛的應(yīng)用。在尾數(shù)的舍入中采用了基于預(yù)測和選擇的舍入方法，進(jìn)一步提高了運(yùn)算的速度，優(yōu)化了乘法器的性能。//輸入的被乘數(shù)和乘數(shù) output[31:0] y_out。 output[31:0] x7。 reg[29:0] x6。 x2=1639。 x4=1639。x6=3039。 y_out=3239。//截取16位乘數(shù) x3=(x1[15]==0)?x1:{x1[15]，~x1[14:0]+139。 x5=x3[15]^x4[15]。 //乘積由1位符號位和30位數(shù)據(jù)位及1位無關(guān)組成； //因?yàn)槭切?shù)，往低位生長，所以無關(guān)位放置最低位 y_out=(x7[31]==0)?x7:{x7[31]，~x7[30:0]+139。在Quartus 2的仿真中我們發(fā)現(xiàn)程序無法正常的完成運(yùn)行，究其原因在于小數(shù)乘法器的問題。3 濾波器仿真濾波 在Matlab中進(jìn)行我們設(shè)計(jì)過的FIR數(shù)字濾波器的仿真，首先我們啟動Matlab中的Simulink，啟動方式是直接在文本窗口中輸入命令Simulink，或者點(diǎn)擊Matlab中的快速啟動按鈕。
x2=sin(2*pi*t*30)。
title(39。Module end//整個(gè)模擬濾波信號結(jié)束//使用軟件仿真出待濾波信號混合信號設(shè)定之后利用Matlab工具進(jìn)行模型仿真。而將頻率為10Hz和60Hz的正弦波信號大大衰減，從而達(dá)到濾波效