【正文】 第 1 頁 1 緒論 課題分析 隨著電子技術(shù)的高速發(fā)展， FPGA/CPLD 以其高速、高可靠性、串并行工作方式等突出優(yōu)點(diǎn)在電子設(shè)計(jì)中 受到 廣泛 的 應(yīng)用， 而且 代表著未來 EDA設(shè)計(jì)的方向。 EDA 技術(shù)代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，采用 EDA 工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出 IC 版圖或 PCB 版圖的整個(gè)過程在 計(jì) 算機(jī)上自動處理完成。使用鎖相環(huán)電路進(jìn)行分頻有許多的優(yōu)點(diǎn)，例如可以實(shí)現(xiàn)倍頻 、 相位偏移以及占空比可調(diào)等。 在某些 數(shù)字系統(tǒng) 設(shè)計(jì)中，系統(tǒng)不僅對頻率有要求，而且對占空比也有 著很 嚴(yán)格的要求。它是作為專用集成電路(Application Specific Integrated Circuit)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含記憶元件例如 觸發(fā)器 （ Flip－ flop）或者其他更加完整的記憶塊。但是他們也 有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。 CPLD 和 FPGA 包括了一些相對大數(shù)量的可編輯 邏輯單元 。這個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對少量的鎖定的寄存器。因此一個(gè)有關(guān)的重要區(qū)別是很多新的 FPGA支持完全 的或者部分的系統(tǒng)內(nèi)重新配置。 FPFA 的主要生產(chǎn)商有： Altera， Xilinx， Actel， Lattice。 它 出現(xiàn) 于 80 年代后期，剛開始時(shí)它是 由美國國防部開發(fā)出來 的，是為了 供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍 比 較小的設(shè)計(jì)語言 。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。其開發(fā)流程：在頂層用方框圖或硬件語言對電路的行為進(jìn)行描述后，進(jìn)行系統(tǒng)仿真驗(yàn)證和糾錯(cuò)，再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，然后通過適配器將網(wǎng)表文件配置 于指定的目標(biāo)器件，產(chǎn)生最終下載文件或配置文件。強(qiáng)大的行為描述能力 是 避開具體的 器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證 [4]。此外， VHDL 語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語言所不能比擬的。 VHDL 語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的 數(shù)據(jù)類型 。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問題。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 Altera 在 Quartus II 中包 第 7 頁 含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助工具，集成了 SOPC和 HardCopy 的 設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。該平臺支持一個(gè) 工作組 環(huán)境下 的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。 第 8 頁 2 分頻 基本原理 等占空比偶數(shù)分頻 方法 在設(shè)計(jì)偶數(shù)倍分頻器時(shí) ,常用的方法是：通過一個(gè)由待分頻時(shí)鐘上升沿所觸發(fā)的計(jì)數(shù)器循環(huán)計(jì)數(shù)來實(shí)現(xiàn) N 倍 (N 為偶數(shù) )分頻的實(shí)現(xiàn)方法：通過由待分頻的時(shí)鐘觸發(fā)的模為 (N/2)1 的計(jì)數(shù)器計(jì)數(shù)，當(dāng)計(jì)數(shù)器從 0 計(jì)數(shù)到 (N/2)1 時(shí)，輸出時(shí)鐘信號進(jìn)行翻轉(zhuǎn)，同時(shí)給計(jì)數(shù)器一個(gè)復(fù)位信號 ,使得計(jì)數(shù)器在下一個(gè)時(shí)鐘重新開始計(jì)數(shù)，采用這種方法不斷循環(huán) ，就可得到所需的 N 倍分頻器。如進(jìn)行三倍分頻時(shí)鐘設(shè)計(jì)時(shí)，先通過待分頻時(shí)鐘上升沿觸發(fā)計(jì)數(shù)器進(jìn)行模三計(jì)數(shù)， 當(dāng)計(jì)數(shù)器計(jì)數(shù)到特定值時(shí)進(jìn)行翻轉(zhuǎn)，比如可以在計(jì)數(shù)器計(jì)數(shù)到時(shí)，輸出時(shí)鐘進(jìn)行翻轉(zhuǎn)，當(dāng)計(jì)數(shù)到 2 時(shí)再次進(jìn)行翻轉(zhuǎn) ,這樣實(shí)際上實(shí)現(xiàn)一個(gè)占空比為 1/3 的三分頻時(shí)鐘。兩種分頻交替進(jìn)行的計(jì)算方法也和小數(shù)分頻類似。 表 6311 分頻序列 分頻次數(shù) 累加器 分頻系數(shù) 1 6 3 2 12 4 3 8 3 4 14 4 5 10 4 6 16 3 7 12 4 8 8 3 9 14 4 10 10 3 11 16 4 小數(shù)分頻方法 小數(shù)分頻器是通過可變分頻和多次平均的方法得到的 [45]。由上面的分析知道 分頻要進(jìn)行 6 次 4 分頻， 4 次 3 分頻。其中 m、 j 分別控制整數(shù)分頻的分頻系數(shù)和占空比。 任意倍數(shù) 分頻器 clk a(1 downto 0) m j n n1 n2 y 第 12 頁 3 任意倍數(shù)分頻器設(shè)計(jì) 設(shè)計(jì) 思想 本設(shè)計(jì)的 設(shè)計(jì)思想 是：把偶數(shù)分頻，奇數(shù)分頻，半整數(shù)分頻，占空比可調(diào)的分頻，小數(shù)分頻這 5 種比較常見的分頻器集成在一塊芯片之上，并可以通過按鈕來選擇具體由哪一種分頻器進(jìn)行操作，而撥碼開關(guān)則可以預(yù)置一些分頻系數(shù)，發(fā)光二極管則顯示具體由那種分頻實(shí)現(xiàn)，數(shù)碼管顯示分頻的系數(shù)。 Rst:復(fù)位信號。 y6=fb 選中第三個(gè)數(shù)碼管 y6=fd 選中第二個(gè)數(shù)碼管 y6=fe 選中第一個(gè)數(shù)碼管，數(shù)碼管顯示分頻系數(shù)。 發(fā)光二極管：顯示第幾種分頻被選擇。 頂層文件設(shè)計(jì) 分頻器的頂層文件是一個(gè)原理圖文件，它包含 8 個(gè)模塊 8 個(gè)模塊 encoder35 模塊，led 模塊， fenpine 模塊， fenpino 模塊， fenpinm 模塊， fenpinh 模塊， fenpinx 模塊，mux51 模塊。在建立一個(gè) .vwf波形文件，保存并仿真。 當(dāng) y5=c0 時(shí)，數(shù)碼管 3 顯示 0。當(dāng) temp 小于count/2 時(shí) clout 輸出 1，否則輸出 0，從而實(shí)現(xiàn)偶數(shù)分頻。 奇數(shù)分頻模塊的設(shè)計(jì) 奇數(shù)分頻模塊根據(jù)撥碼開關(guān)選擇分頻系數(shù)（ count1），對輸入的 clk 信號進(jìn)行偶數(shù)分頻。奇數(shù)分頻實(shí)現(xiàn)的程序 見附錄 A2。半整數(shù)分頻實(shí)現(xiàn)的程序 見附錄 A3。當(dāng) temp m1 時(shí) clkout2 輸出 1，否則輸出 0，從而實(shí)現(xiàn)占空比 可調(diào)的分頻。在恢復(fù)工作時(shí)，繼續(xù)計(jì)數(shù)，具有有良好的性能。小數(shù)分頻實(shí)現(xiàn)的程序 見附錄 A5. 小數(shù)分頻（ 分頻）模塊程序仿真結(jié)果如圖 所示： 圖 小數(shù)分頻 第 19 頁 從仿真結(jié)果可以看出： 這種設(shè)計(jì)的有優(yōu)點(diǎn)是 : 在 rst 或者 sel 有一個(gè)為低電平時(shí)，可以保持低電平輸出，并保持計(jì)數(shù)。 encoder_35 模塊實(shí)現(xiàn)的程序 見附錄 A6 encoder_35 模塊程序仿真結(jié)果如圖 所示： 第 20 頁 圖 encoder_35 仿真圖 該仿真是通過設(shè)置 p=0， q=0， v=0， 來實(shí)現(xiàn)的，結(jié)果為 e=1，其余為 0； led 模塊的設(shè)計(jì) 數(shù)碼管接成共陽極，只有當(dāng)?shù)碗娖綍r(shí)才有效。 mux51 模塊的設(shè)計(jì) mux51 模塊的作用是：根據(jù)輸入的信號，選擇輸出的信號是那種分頻形式，并點(diǎn)亮相應(yīng)的發(fā)光二極管。而數(shù)碼管則可以顯示分頻的系數(shù)，發(fā)光二極管則可以顯示何種分頻器 讓人一幕了然 。 第 24 頁 致謝 本次設(shè)計(jì)，在 陳萬里 老師的幫助下順利的完成了設(shè)計(jì)，在設(shè)計(jì)的過程中， 陳老師 給我提了很多的設(shè)計(jì)思想和一些資料，剛開始的時(shí)候， 我只會設(shè)計(jì)單一功能的分頻器 ， 后來 在 陳老師的幫助下完成了本次設(shè)計(jì) ，讓我有了進(jìn)一步學(xué)習(xí)設(shè)計(jì)的機(jī)會。 entity fenpin_e is port ( clkin,rst:in std_logic。 end fenpin_e。 process(clkin) begin if rst=39。) then if (clkin 39。 else temp = temp + 1。 end if。 process(temp) begin if rst=39。) then if temp count/2 then clout = 39。 end if。039。 第 28 頁 附錄 A2 奇數(shù)分頻實(shí)現(xiàn)的程序 library ieee。 sel:in std_logic。 architecture rtl of fenpin_o is signal p,q ,count1:integer range 18 downto 0。 then if(sel=39。139。 end if。 end if。 then if(sel=39。039。 end if。 end if。 when p (count11)/2 or q(count11)/2 else 39。 use 。 sel:in std_logic。 architecture rtl of fenpin_m is signal clk, div2:std_logic。 clk = clkin xor div2。139。) then if (count = 0 ) then count = set1。 clkout3 = 39。 else count=1。 end process。event and clkout3=39。 else null。 第 32 頁 附錄 A4 占空比可調(diào)的分頻實(shí)現(xiàn)的程序 library ieee。 use 。 clkout2:out std_logic )。 n1=2*b4+1*a4。139。 第 33 頁 end if。 end if。 when temp m1 else 39。 use . all。 sel1:in std_logic。 architecture arch of fenpin_x is ponent number port( n : in std_logic_vector(3 downto 0) 。 ponent fdn port ( clock_in:in std_logic。 end ponent。 end ponent。 y:out std_logic )。 signal selt :std_logic。 signal clock_sel: std_logic。139。 else l=4。 end process。x=0010。x=0001。x=0011。x=0010。x=0000。 fdn0:fdn port map(clkin,selt_not,n_fd,clock_1)。 selt_not=n