基于fpga的數(shù)字時(shí)鐘課程設(shè)計(jì)-文庫(kù)吧資料
2025-01-22 13:28本頁(yè)面
【正文】 SLECT=S4。b111011。b1010。 SLECT=S3。b110111。b1010。 SLECT=S2。b101111。b1010。 SLECT=S1。b011111。b1010。b101。b011, S4=339。b001, S2=339。parameter S0=339。reg [5:0]SEG。reg [3:0]OUT。input [4:0]DATA_H。input [5:0]DATA_S。output [5:0]SEG。 end endendendmodule四、選擇模塊：module DZZ_SL(DATA_S,DATA_M,DATA_H,OUT,SEG,CLK1K,B)。b000000。b1。b01) begin if(SEC=639。 CO=1。 end else begin SEC=639。b1。b00) begin if(SEC=639。endalways (posedge CLK1 or negedge KEN)begin if(!KEN) begin SEC=DATA_S。b01)CLK1=D。reg CLK1。reg [5:0]SEC。input [1:0]TS。input CLK。output CO。 end endendendmodule（3）秒計(jì)時(shí)和秒計(jì)時(shí)的調(diào)整：module DZZ_S(DATA_S,SEC,CLK,KEN,CO,TS,D)。b000000。b1。b10) begin if(MIN=639。 CO=1。 end else begin MIN=639。b1。b00) begin if(MIN=639。endalways (posedge CLK1 or negedge KEN)begin if(!KEN) begin MIN=DATA_M。b10)CLK1=D。reg CLK1。reg [5:0]MIN。input KEN。input CLK。output CO。 end endendendmodule（2）分計(jì)時(shí)和分計(jì)時(shí)的調(diào)整：module DZZ_M(DATA_M,MIN,CLK,KEN,CO,D,TS)。b00000。b1。b11) begin if(HOUR=539。b00000。b1。b00) begin if(HOUR=539。endalways (posedge CLK1 or negedge KEN)begin if(!KEN) begin HOUR=DATA_H。b11)CLK1=D。reg CLK1。input KEN。input D。input [4:0]DATA_H。 end end endendmodule三、計(jì)時(shí)調(diào)整時(shí)間模塊代碼：（1）小時(shí)計(jì)時(shí)和小時(shí)計(jì)時(shí)的調(diào)整：module DZZ_H(DATA_H,HOUR,CLK,D,KEN,TS)。 end else begin D=0。 end if(!KEY[0]) begin D=1。b1。 end else begin EN=1。 EN=0。 TS=239。 SEC=639。 MIN=639。always (negedge RESET or posedge CLK4H)begin if(!RESET) begin HOUR=539。reg D。reg [5:0]SEC。reg [4:0]HOUR。 input RESET。 output EN。 output D。 output [5:0]MIN。 endendendmodule二、控制模塊代碼：module DZZ_T(KEY,RESET,HOUR,MIN,SEC,TS,D,EN,CLK4H)。 end else begin CNT3=CNT3+139。b0000_0000_0000_0000_0000_000。 end else if(CNT3==2339。b0000_0000_0000_0000_0000_000。b1。 CLK1H=~CLK1H。b1011_1110_1011_1100_0100_0000_0) begin CNT2=2539。 CLK1H=0。 endendalways (posedge CLK or negedge RESET)begin if(!RESET) begin CNT2=2539。 end else begin CNT1=CNT1+139。b0000_0000_0000_0。 end else if(CNT1==1339。b0000_0000_0000_0。reg [22:0]CNT3。reg [12:0]CNT1。input RESET。output CLK1H,CLK1K,CLK4H。DZZ_YM A7(.DATA_IN(WOUT),.LED(LED),.D(
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