【正文】 設(shè)計(jì)思想與方法論證 實(shí)現(xiàn)數(shù)字秒表的方法有多種 ,可以用單片機(jī)作為控制芯片 ,采用 AT89C52單片機(jī) ,數(shù)字顯示采用共陽(yáng)七段 LED 顯示器。通過(guò)對(duì)數(shù)字秒表的 設(shè)計(jì) ,進(jìn)行理論與實(shí)際的結(jié)合 ,提高與計(jì)算機(jī)有關(guān)設(shè)計(jì)能力 ,提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問(wèn)題的能力。 數(shù)字秒表設(shè)計(jì)的目的 本次設(shè)計(jì)的目的就是在掌握 VHDL語(yǔ)言的基礎(chǔ)上 ,了解 EDA技術(shù) ,掌握狀態(tài)機(jī)工作原理 ,同時(shí)了解計(jì)算機(jī)時(shí)鐘脈沖是怎么產(chǎn)生和工作的。 3 設(shè)計(jì)復(fù)位開(kāi)關(guān)和啟停開(kāi)關(guān) ,復(fù)位開(kāi)關(guān)可以在任何情況下使用 ,使用以后計(jì)時(shí)器清零 ,并做好下一次計(jì)時(shí)的準(zhǔn)備。 6 器件編程 數(shù)字秒表的設(shè)計(jì)的要求 設(shè)計(jì)一 個(gè)基于 FPGA 的數(shù)字秒表的具體化技術(shù)指標(biāo)如下 : 1 能對(duì) 0 秒 ~12 小時(shí)范圍進(jìn)行計(jì)時(shí) 。 5 時(shí)序仿真 : 需要利用在布局布線中獲得的精確參數(shù) ,用仿真軟件驗(yàn)證電路的時(shí)序。邏輯綜合軟件會(huì)生成 .edf 或 .edif 的 EDA 工業(yè)標(biāo)準(zhǔn)文件。通常VHDL 文件保存為 .vhd 文件。 5 VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性 ,設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu) ,也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么 ,而進(jìn)行獨(dú)立的設(shè)計(jì)。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效 ,高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 2 VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù) ,使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性 ,隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 1 與其他的硬件描述語(yǔ)言相比 ,VHDL 具有更強(qiáng)的行為描述能力 ,從而決定了他成為系 統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。這樣比較符合人們的習(xí)慣。 VHDL 語(yǔ)言的特點(diǎn) VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì) ,關(guān)于用 VHDL和原理圖輸入進(jìn)行CPLD/FPGA 設(shè)計(jì)的粗略比較 :在設(shè)計(jì)中 ,如果采用原理圖輸入的設(shè)計(jì)方式是比較直觀的?，F(xiàn)在 ,VHDL 和 Verilog 作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言 ,又得到眾多 EDA公司的支持 ,在電子工程領(lǐng)域 ,已成為事實(shí)上的通用硬件描述語(yǔ)言。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得 到了廣泛的接受 ,并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。目前 ,大多數(shù)的 CAD 廠商出品的 EDA 軟件都兼容了這種標(biāo)準(zhǔn)。但是 ,由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求 ,于是他在 1987 年成為 A I/IEEE 的標(biāo)準(zhǔn) (IEEE STD 10761987)。它在 80 年代的后期出現(xiàn)。同時(shí)還配置了高性能的邏輯綜合、優(yōu)化和仿真模擬工具 [3]。如配置了各種常用的硬件描述平臺(tái) VHDL、Verilog HDL、 ABEL HDL 等 。 CPLD/FPGA 器件更廣泛的應(yīng)用及廠商間的競(jìng)爭(zhēng) ,使得普通的設(shè)計(jì)人員獲得廉價(jià)的器件和 EDA 軟件成為可能。這一切都極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。 EDA 技術(shù)中最為矚目的功能 ,即最具現(xiàn)代電子設(shè)計(jì)技術(shù)特征的功能就是日益強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)。設(shè)計(jì)者的工作僅限于利用軟件的方式 ,即利用硬件描述語(yǔ)言來(lái)完成對(duì)系統(tǒng)硬件功能的描述 ,在EDA 工具的幫助下就可以得到最后的設(shè)計(jì)結(jié)果。EDA 是電子設(shè)計(jì)自動(dòng)化 Electronic Design Automation 的縮寫 ,是 90 年代初 ,從CAD(計(jì)算機(jī)輔助沒(méi)計(jì) )、 CAM(算機(jī)輔助制造 )、 CAT 計(jì)算機(jī)輔助測(cè)試和 CAE 計(jì)算機(jī)輔助工程的概念發(fā)展而來(lái)的。 課題背景 當(dāng)前電子系統(tǒng)的設(shè)計(jì)正朝著速度快 ,容量大 ,體積小 ,質(zhì)量輕 ,用電省的方向發(fā)展。給出了頂層電路圖 ,和各模塊的設(shè)計(jì) .增加了消除抖動(dòng)的控制方法 ,消除了開(kāi)關(guān)按鍵的機(jī)械抖動(dòng) .通過(guò)編輯、編譯和器件編程 , 并通過(guò)編程器將引腳下載到ALTRA 公司 CycloneII 系列 EP2C5T144C8N 芯片進(jìn)行仿真 ,經(jīng)實(shí)際電路測(cè)試驗(yàn)證 ,達(dá)到了預(yù)期的設(shè)計(jì)要求 ,顯示結(jié)果基本準(zhǔn)確。隨著電子技術(shù)與計(jì)算機(jī)技術(shù)的發(fā)展 ,熟練掌握和應(yīng)用 EDA 技術(shù)已成為電子類及相關(guān)專業(yè)學(xué)生不可或缺的一項(xiàng)技能 ,。 EDA 技術(shù)的出現(xiàn) ,極大的提高了電子系統(tǒng)設(shè)計(jì)的效率和可靠性 ,減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度 ,EDA 是電子產(chǎn)品開(kāi)發(fā)研制的動(dòng)力源和加速器 ,是現(xiàn)代電子技術(shù)的核心?，F(xiàn)代電子產(chǎn)品的性能進(jìn)一步提高 ,功能越來(lái)越復(fù)雜 ,集成化智能 化程度越來(lái)越高 ,更新?lián)Q代的節(jié)奏越來(lái)越快 ,開(kāi)發(fā)風(fēng)險(xiǎn)越來(lái)越大 ,而且向著功能多樣化 ,體積小型化 ,功耗最低化的趨勢(shì)發(fā)展。它以可編程邏輯器件 (PLD)為載體 ,以計(jì)算機(jī)為工作平臺(tái) ,以EDA 工作軟件為工作環(huán)境 ,以硬件描述語(yǔ)言 (VHDL)為電子系統(tǒng)功能描述方式 ,以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過(guò)程。Digital stop watch 第一章 緒 論 數(shù)字 秒表是日常生活中比較常見(jiàn)的電子產(chǎn)品 ,其設(shè)計(jì)也是 EDA 技術(shù)中重要的設(shè)計(jì)之一 [1]。VHDL。數(shù)字秒表 The design of digital stop watch based on FPGA Abstract: EDA technology as electronic engineering of a new technology, greatly enhancing the electronic system design efficiency and reliability. The design is based on FPGA in Quartus II of VHDL language software with the hardware circuit to realize the function of digital a stopwatch, the pany CycloneII ALTRA series of EP2C5T144C8N chips for simulation, and the simulation results are given. Digital stopwatch there are five main modules, respectively is point’s frequency circuit, to shake circuit, timing circuit, control circuit, show circuit. With VHDL language programming to realize the function of each module of, again cases to achieve each module of the connection, and make the digital stopwatch function. This circuit can achieve good timing function, timing precision is high. Key Words:FPGA。VHDL。 關(guān)鍵字 :FPGA。用 VHDL 語(yǔ)言編程來(lái)實(shí)現(xiàn)各個(gè)模塊的功能 ,再用例化來(lái)實(shí)現(xiàn)各模塊的連接 ,從而實(shí)現(xiàn)整個(gè)數(shù)字秒表的功能。該設(shè)計(jì)就是基于 FPGA 在 Quartus II 軟件下利用 VHDL 語(yǔ)言結(jié)合硬件電路來(lái)實(shí)現(xiàn)數(shù)字秒表的功能 ,采用 ALTRA 公司 CycloneII 系列的EP2C5T144C8N 芯片進(jìn)行仿真 ,并給出仿真結(jié)果。 繼續(xù)查閱大量相關(guān)資料 ,并積極和師兄 ,師姐 ,老師聯(lián)系 ,認(rèn)真聽(tīng)取師兄 ,師姐 ,老師的建議 ,做好軟件仿真跟硬件設(shè)計(jì) ,完 善論文的撰寫。 經(jīng)費(fèi)來(lái)源 :學(xué)校 ( )、個(gè)人 (√ )、尚無(wú)需要 ( )。 學(xué)校計(jì)算機(jī)上機(jī)條件 :好 ( )、較好 ( √ )、不好 ()。 條件保障 試驗(yàn)設(shè)備和器材是否得到保證 :是 ( √ )、否 ( )。 論題是否結(jié)合專業(yè) (是 )、難度 (適當(dāng) )、工作量 (一般 )。 畢業(yè)論文 (設(shè)計(jì) )工作情況 是否能按任務(wù)書(shū)的“進(jìn)程安排”完成工作 :是( √ )、否 ( ),已完成內(nèi)容占全部工作 50 %。 指導(dǎo)形式 :網(wǎng)絡(luò) ( √ )、電話 ()、面對(duì)面 ( √ )、其他 。 影響時(shí)間投入的原因 : 找工作 ( )、自身水平 ( )、其他原因 考研復(fù)習(xí) 。 第六階段 :2020 年 5 月 20 日完成并提交正式畢業(yè)設(shè)計(jì)成果。 第四階段 :2020年 4月 1日前利用 Quartus II編寫程序 ,完成元器件的購(gòu)買 ,收集資料 ,開(kāi)始設(shè)計(jì)并撰寫論文 ,初稿完成。 第二階段 :2020 年月 11 月 30 日前接受畢業(yè)設(shè)計(jì)任務(wù)書(shū) ,學(xué)習(xí)畢業(yè)設(shè)計(jì)論文要求及有關(guān)規(guī)定 ,收集資料、開(kāi)始撰寫開(kāi)題報(bào)告。 在上述步驟后 ,按以下的方案進(jìn)行畢業(yè)設(shè)計(jì) 的實(shí)施。利用計(jì)算機(jī)等工具畫出畢業(yè)設(shè)計(jì)的電路圖 ,寫出設(shè)計(jì)當(dāng)中用到的程序 ,進(jìn)行電路仿真 ,并進(jìn)行調(diào)試。 明確畢業(yè)設(shè)計(jì)的制作流程 ,清楚畢業(yè)設(shè)計(jì)的工作原理 ,如 :系統(tǒng)邏輯功能 ,算法流程 ,數(shù)據(jù)處理與控制 ,VHDL設(shè)計(jì)等的工作原理 。 (3)用編譯器將頂層圖形輸入文件和 VHDL 輸入文件結(jié)合并編譯 ,模擬仿真校驗(yàn)設(shè)計(jì)后 ,生成設(shè)計(jì)文件。 用 VHDL 設(shè)計(jì) 1/100s 計(jì)時(shí)器 ,采用以下研究方法 : 確定系統(tǒng)的邏輯功能 ,建立