【正文】 NTO 0)。 daout:OUT STD_LOGIC_VECTOR(5 DOWNTO 0))。 use 。 圖 34 分模塊仿真圖 時(shí)模塊設(shè)計(jì) 圖 35 時(shí)模塊頂層設(shè)計(jì) 原理圖 基于 FPGA 的數(shù)字時(shí)鐘設(shè)計(jì) 8 時(shí)模塊 VHDL 程序 LIBRARY ieee。 時(shí)， daout 計(jì)數(shù)到 60， enhour 產(chǎn)生脈沖， daout 和 count 清零并 將重新計(jì)數(shù)。在 ，將 hour_set 設(shè)置為高電平，此時(shí) enhour產(chǎn)生與 clk1相同的頻率信號(hào)。 END behave。 END IF。039。 ELSE count=count+1。 分鐘計(jì)數(shù)值回零“ 0000000”（零分） ELSE count=count+7。139。139。 60 分鐘到和調(diào)時(shí)鍵均向小時(shí)模塊產(chǎn)生進(jìn)位脈沖 PROCESS(clk) BEGIN IF(clk39。 enhour2=(hour_set and clk1)。 enhour1 為 60 分鐘產(chǎn)生的進(jìn)位。 ARCHITECTURE behave OF min IS SIGNAL count:STD_LOGIC_VECTOR(6 DOWNTO 0)。 enhour 為分鐘模塊的進(jìn)位輸出 daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 ENTITY min IS PORT(clk,clk1,hour_set:IN STD_LOGIC。 use 。 如上所述 功能實(shí)現(xiàn)。當(dāng) 時(shí)，清零 reset 設(shè)置為低電平，此刻 daout 和 count 都將清零，當(dāng) 時(shí)reset恢復(fù)為高電平， daout和 coutn兩者重新開(kāi)始計(jì)數(shù)。 秒模塊的仿真 實(shí)現(xiàn) 由圖 32 可以看出 clk輸入脈沖信號(hào)時(shí)， 動(dòng)態(tài) 掃描控制模塊 daout和 count開(kāi)始啟動(dòng)計(jì)數(shù)，此時(shí)分設(shè)置 min_set 為低電平。 end process。 秒模塊的 60 秒進(jìn)位輸出 enmin1 置“ 0”，不向分模塊進(jìn)位 end if。 秒個(gè)位沒(méi)計(jì)到“ 9”時(shí)，秒計(jì)數(shù) 值加“ 1” enmin1=39。 秒各位到“ 9”后，十位計(jì)數(shù)沒(méi)到“ 5”，則加“ 7”變?yōu)椤?0”，同時(shí)向十位進(jìn)位 end if。 秒模塊的 60 秒進(jìn)位輸出 enmin 置“ 1”，向分模塊產(chǎn)生進(jìn)位 count=0000000。)then if(count(3 downto 0)=1001)then 秒的個(gè)位是否到“ 9” if count(6 downto 4)=101then 秒各位到“ 9”后，十位計(jì)數(shù)到“ 5” 信息與控制工程學(xué)院硬件課程設(shè)計(jì)說(shuō)明書(shū) 5 enmin1=39。event and clk=39。)then count=0000000。 60 秒鐘到和調(diào)分鍵均向分模塊產(chǎn)生進(jìn)位脈沖 process(clk,reset,min_set) begin if(reset=39。 enmin2=(min_set and clk)。 定義內(nèi)部計(jì)數(shù)節(jié)點(diǎn)， 60 循環(huán)計(jì)數(shù) signal enmin1,enmin2:std_logic。 2n1≥ 60， n=7， 27=64，分鐘用 7 位二進(jìn)制數(shù)表示 daout（ 6..4）為十位， daout（ 3..0）為個(gè)位， 60 循環(huán)計(jì)數(shù) end entity sec。clk 為 1Hz 的秒脈沖輸入信號(hào)， reset 為秒清零（復(fù)位）信號(hào) min_set 為分鐘調(diào)整 enmin:out std_logic。 use 。 圖 21 頂層電路設(shè)計(jì)原理圖 基于 FPGA 的數(shù)字時(shí)鐘設(shè)計(jì) 4 第 3 章 數(shù)字時(shí)鐘的底層模塊設(shè)計(jì) 秒模塊設(shè)計(jì) 圖 31 秒模塊頂層設(shè)計(jì)原理圖 秒模塊 VHDL 程序 library ieee。 分模塊輸出的 信號(hào) 接入 dain 。 段碼譯碼模塊是將 動(dòng)態(tài) 掃描模 塊輸出的 BCD碼轉(zhuǎn)換成驅(qū)動(dòng)數(shù)碼管所需要的信號(hào)。 動(dòng)態(tài) 掃描模 塊中 smclk為動(dòng)態(tài)掃描控制模塊的脈沖輸入，由外部脈沖發(fā)生電路提 供，頻率約 為1kHz； sel0、 sel sel2接外部 3－ 8譯碼器 74LS138的輸入端 A、 B、 C（譯碼器輸出經(jīng) 75451驅(qū)動(dòng) LED 數(shù)碼管的位選端）； sec[6..0]、 min[6..0]、 hour[5..0]分別為秒模塊 、 分模塊、時(shí)模塊計(jì)數(shù)段碼輸出控制信號(hào)。 分計(jì)數(shù)到 60 時(shí)的進(jìn)位輸出信號(hào) enhour1 和時(shí)調(diào)整輸入信號(hào) hourset，經(jīng)或 關(guān)系 后接時(shí)脈沖輸入端 clk。 Enhour 為分鐘進(jìn)位，每 60 分產(chǎn)生一個(gè)高電平的信號(hào)，作為時(shí)模塊的時(shí)鐘輸入； 秒計(jì)數(shù)到 60時(shí)的進(jìn)位輸出信號(hào) enhour1和分鐘調(diào)整輸入信號(hào) minset，經(jīng)或 關(guān)系 后接分的脈沖輸入端 clk； clk1為時(shí)調(diào)整脈沖，接 1Hz 脈沖； hour_set為時(shí)鐘設(shè)置，低電平是不影響分模塊工作，當(dāng)它為高電平時(shí)， enmin信號(hào)會(huì)隨之產(chǎn)生一個(gè)和 clk頻率相同的信號(hào)，達(dá)到調(diào)整時(shí)的目的。 reset 為秒清零； enmin 為分鐘進(jìn)位，每 60 秒產(chǎn)生一個(gè)高電平的信號(hào)，作為分模塊的時(shí)鐘輸信息與控制工程學(xué)院硬件課程設(shè)計(jì)說(shuō)明書(shū) 3 入； clk 為秒模塊的時(shí)鐘輸入，接 1Hz 脈沖信號(hào)； min_set 為分鐘設(shè)置，低電平是不影響秒模塊工作，當(dāng)它為高電平時(shí)， enmin信號(hào)會(huì)隨之產(chǎn)生一個(gè)和 clk頻率相同的信號(hào)，達(dá)到調(diào)整分鐘的目的。 頂層電路設(shè)計(jì)原理圖 如 21所示。 數(shù)字鐘電路原理圖見(jiàn)附錄 。 2）顯示器件：采用六個(gè)八段 LED 共陰極數(shù)碼管，以動(dòng)態(tài)掃描方式顯示時(shí)間； 3）時(shí)間設(shè)定與調(diào)準(zhǔn)：三個(gè)按鍵用于調(diào)時(shí)、調(diào)分及啟動(dòng)計(jì)時(shí)； 4）采用蜂鳴器與發(fā)光二極管進(jìn)行整點(diǎn)聲光報(bào)時(shí)； 5）由晶振（ CD4060）組成的脈沖發(fā)生電路提供數(shù)字鐘計(jì)時(shí)的秒脈沖輸入（ 1Hz）和動(dòng)態(tài)掃描驅(qū)動(dòng)模塊輸入脈沖（頻率約為 1kHz）。 圖 11 MAX+PlusII工具環(huán)境 基于 FPGA 的數(shù)字時(shí)鐘設(shè)計(jì) 2 第 2 章 數(shù)字時(shí)鐘的設(shè)計(jì)方案及 FPGA 的頂層設(shè)計(jì) 數(shù)字鐘整體設(shè)計(jì)方案 數(shù)字鐘的功能 1）以 24 小時(shí)制顯示時(shí)、分、秒計(jì)數(shù)； 2）時(shí)間清零，時(shí)設(shè)置，分設(shè)置功 能； 3）整點(diǎn)報(bào)時(shí)功能。 MAX+PLUSⅡ是一個(gè)集成的軟件開(kāi)發(fā)平臺(tái)， 提供了從設(shè)計(jì)輸入、編譯、器件適配、軟件仿真到器件下載的全部功能。蜂鳴器和發(fā)光二極管用 于產(chǎn)生整點(diǎn)時(shí)的聲光報(bào)時(shí)信號(hào)。時(shí)鐘的時(shí)間顯示采用 6位 LED數(shù)碼管（動(dòng)態(tài)掃描驅(qū)動(dòng)方式），采用系統(tǒng)提供的 1Hz脈沖輸出作為時(shí)鐘的秒輸入。 利用 Altera 可編程邏輯器件開(kāi)發(fā)實(shí)驗(yàn)系統(tǒng)進(jìn)行設(shè)計(jì)。 19 信息與控制工程學(xué)院硬件課程設(shè)計(jì)說(shuō)明書(shū) 1 第 1 章 設(shè)計(jì)的硬件平臺(tái)及開(kāi)發(fā)工具 硬件平臺(tái) 本設(shè)計(jì)基于復(fù)雜可編程邏輯器件 （ CPLD/FPGA）設(shè)計(jì)并實(shí)現(xiàn)數(shù)字時(shí)鐘。 17 參考文獻(xiàn) 16 結(jié) 論 15 硬件電路連接說(shuō)明 14 器件編程的下載 12 整點(diǎn)報(bào)時(shí)模塊 VHDL 程序 11 段碼譯碼模塊 VHDL 程序 9 動(dòng)態(tài)顯示掃描模塊設(shè)計(jì) 7 時(shí)模塊設(shè)計(jì) 5 分模塊設(shè)計(jì) 4 秒模塊設(shè)計(jì) 2 可編程邏輯器件 FPGA 的頂層設(shè)計(jì) 1 第 2 章 數(shù)字時(shí)鐘的設(shè)計(jì)方案及