【正文】 (2 DOWNTO 0))。dain:IN STD_LOGIC_VECTOR(6 DOWNTO 0)。USE 。在此，也感謝康老師的悉心指導(dǎo)，使自己學(xué)到了很多東西！五、附錄 VHDL源程序Alert模塊LIBRARY IEEE。最后參照每個(gè)模塊把輸入和輸出引腳設(shè)定，運(yùn)用我們所學(xué)的VHDL語言進(jìn)行編程。同時(shí)也掌握了做課程設(shè)計(jì)的一般流程，為以后的設(shè)計(jì)積累了一定的經(jīng)驗(yàn)。在編寫程序的過程中，遇到了很多問題，使我發(fā)現(xiàn)自己以前學(xué)習(xí)上存在的不足。四、設(shè)計(jì)總結(jié)通過這次課程設(shè)計(jì)，我進(jìn)一步加深了對(duì)電子設(shè)計(jì)自動(dòng)化的了解。下載成功后，按下鍵8，及使六個(gè)LED復(fù)位清零，顯示數(shù)秒的自動(dòng)計(jì)時(shí)，可以通過4鍵設(shè)置小時(shí)數(shù)，7鍵設(shè)置分鐘數(shù)。實(shí)驗(yàn)箱使用模式7，鍵8為復(fù)位按鍵，鍵8為1時(shí)正常工作。4．下載完成后，通過硬件測試進(jìn)一步確定設(shè)計(jì)是否達(dá)到所有的技術(shù)指標(biāo)，如未達(dá)到，可逐步檢查，哪部分出現(xiàn)問題。當(dāng) Progress 顯示100%，以及在底部的處理欄中出現(xiàn) Configuration Succeeded 時(shí)，表示編程成功，如圖所示。如果文件沒有出現(xiàn)或者出錯(cuò)，單擊左Add file側(cè)按鈕，手動(dòng)選擇配置文件 clock．sof。在Mode欄中選擇JTAG，并在選項(xiàng)下的小方框打勾。此后就可以準(zhǔn)備將編譯好的 SOF 文件下載到試驗(yàn)系統(tǒng)的FPGA中去了。2．雙擊 TO 欄的《new》,在出現(xiàn)的的下拉欄中選擇對(duì)應(yīng)的端口信號(hào)名(如 D[0])；然后雙擊對(duì)應(yīng)的欄的《new》,在出現(xiàn)的下拉欄中選擇對(duì)應(yīng)的端口信號(hào)名的期間引腳號(hào)。未曾編輯的仿真波形仿真波形 將設(shè)計(jì)編程下載進(jìn)選定的目標(biāo)器件中，如EPF10K10，作進(jìn)一步的硬件測試，將設(shè)計(jì)的所有輸入輸出引腳分別與目標(biāo)器件的EPF10K10的部分引腳相接，操作如下：1．選擇 Assignments → Assignments Editor ,即進(jìn)入 Assignments Editor編輯器。運(yùn)行仿真器。波形文件存盤。設(shè)定仿真時(shí)間寬度。然后單擊屏幕右上腳的 “OK”。在屏幕中的 Filter 中選擇 Pins，單擊“List”。在出現(xiàn)的屏幕中選擇“Vector Waveform File”項(xiàng)出現(xiàn)一新的屏幕。選擇“As output driving an unspecified signal ”（由于學(xué)習(xí)機(jī)的“FPGA”具有很多功能，為了避免使用引腳對(duì)其它器件造成影響，保證本系統(tǒng)可靠工作，將未使用引腳設(shè)定為輸出不定狀態(tài)）后，單擊確定后，無誤后單擊“OK”。注意：所選器件必須與目標(biāo)板的器件型號(hào)完全一致。單擊工具條上的編譯符號(hào)開始編譯，并隨著進(jìn)度不斷變化屏幕，編譯完成后的屏幕如圖所示：選擇菜單 Assignments 選項(xiàng)的下拉菜單中選擇器件 Device ?，如圖所示： 在彈出的對(duì)話框中的 Family（器件序列欄）對(duì)應(yīng)的序列名，EP1C3 對(duì)應(yīng)的是 Cyclone 系列。即出現(xiàn)建立工程項(xiàng)目的導(dǎo)航窗口，點(diǎn)擊“Next”，最后在出現(xiàn)的屏幕中分別鍵入新項(xiàng)目的工作路徑、項(xiàng)目名和實(shí)體名。選擇自己建立好的存放本文件的目錄，然后在文件名框中鍵入文件名，按“Save”按鈕?！癋ile”菜單，選擇New，彈出小對(duì)話框，雙擊“VHDL File“，即選中了文本編輯方式?？梢愿鶕?jù)我們自己任意時(shí)間的復(fù)位。我們可以通過實(shí)驗(yàn)板上的鍵7和鍵4進(jìn)行任意的調(diào)整，因?yàn)槲覀冇玫臅r(shí)鐘信號(hào)均是1HZ的，所以每LED燈變化一次就來一個(gè)脈沖，即計(jì)數(shù)一次。用6位數(shù)碼管分別顯示“時(shí)”、“分”、“秒”,通過OUTPUT(6 DOWNTO 0)上的信號(hào)來點(diǎn)亮指定的LED七段顯示數(shù)碼管。CLK端連接外部10Hz的時(shí)鐘輸入信號(hào)clk。sethour可以調(diào)整時(shí)鐘的小時(shí)部分, setmin可以調(diào)整分鐘,步進(jìn)為1。這些模塊都放在一個(gè)頂層文件中。譯碼器必須能譯出‘—’，由實(shí)驗(yàn)二中譯碼器真值表可得：字母F 的8421BCD 碼為“1111”，譯碼后為“1000111”，現(xiàn)在如果只譯出‘—’，即字母F的中間一橫，則譯碼后應(yīng)為“0000001”，這樣，在數(shù)碼管上顯示的就為‘—’。數(shù)據(jù)選擇器：84 輸入14 輸出的多路數(shù)據(jù)選擇器，因?yàn)楸緦?shí)驗(yàn)用到了8個(gè)數(shù)碼管（有兩個(gè)用來產(chǎn)生隔離符號(hào)‘—’）。由計(jì)數(shù)部分、數(shù)據(jù)選擇器、譯碼器組成，是時(shí)鐘的關(guān)鍵部分?，F(xiàn)在我們把電路稍做變動(dòng)：把秒計(jì)數(shù)器的進(jìn)位脈沖和一個(gè)頻率為2Hz的脈沖信號(hào)同時(shí)接到一個(gè)2選1數(shù)據(jù)選擇器的兩個(gè)數(shù)據(jù)輸入端，而位選信號(hào)則接一個(gè)脈沖按鍵開關(guān)，當(dāng)按鍵開關(guān)不按下去時(shí)（即為0），則數(shù)據(jù)選擇器將秒計(jì)數(shù)器的進(jìn)位脈沖送到分計(jì)數(shù)器，此時(shí)，數(shù)字鐘正常工作；當(dāng)按鍵開關(guān)按下去時(shí)（即為1），則數(shù)據(jù)選擇器將另外一個(gè)2Hz 的信號(hào)作為分計(jì)數(shù) 器的計(jì)數(shù)脈沖，使其計(jì)數(shù)頻率加快，當(dāng)達(dá)到正確時(shí)間時(shí)，松開按鍵開關(guān)，從而達(dá)到調(diào)時(shí)的目的。由晶振產(chǎn)生的頻率非常穩(wěn)定的脈沖，經(jīng)整形、穩(wěn)定電路后，產(chǎn)生一個(gè)頻率為1Hz的、非常穩(wěn)定的計(jì)數(shù)時(shí)鐘脈沖。2）校時(shí)電路當(dāng)開關(guān)撥至校時(shí)檔時(shí)，電子鐘秒計(jì)時(shí)工作，通過時(shí)、分校時(shí)開關(guān)分別對(duì)時(shí)、分進(jìn)行校對(duì)，開關(guān)每按1次，與開關(guān)對(duì)應(yīng)的時(shí)或分計(jì)數(shù)器加1，當(dāng)調(diào)至需要的時(shí)與分時(shí)，撥動(dòng)reset開關(guān)，電子鐘從設(shè)置的時(shí)間開始往后計(jì)時(shí)。當(dāng)秒計(jì)時(shí)器接受到一個(gè)秒脈沖時(shí)，秒計(jì)數(shù)器開始從1計(jì)數(shù)到60，此時(shí)秒顯示器將顯示00、00...、500；每當(dāng)秒計(jì)數(shù)器數(shù)到00時(shí)，就會(huì)產(chǎn)生一個(gè)脈沖輸出送至分計(jì)時(shí)器，此時(shí)分計(jì)數(shù)器數(shù)值在原有基礎(chǔ)上加1，其顯示器將顯示00、00...、500；每當(dāng)分計(jì)數(shù)器數(shù)到00時(shí)，就會(huì)產(chǎn)生一個(gè)脈沖輸出送至?xí)r計(jì)時(shí)器，此時(shí)時(shí)計(jì)數(shù)器數(shù)值在原有基礎(chǔ)上加1，其顯示器將顯示00、00...、200。使自己熟練使用QuartusII環(huán)境來進(jìn)行設(shè)計(jì)，掌握VHDL語言的設(shè)計(jì)方法。always (posedge mode)//mode 信號(hào)控制系統(tǒng)在三種功能間轉(zhuǎn)換begin if(m==4)mhourmin六實(shí)驗(yàn)分析 七實(shí)驗(yàn)總結(jié)八、參考資料《EDA技術(shù)實(shí)用教程》實(shí)驗(yàn)箱使用說明；第四篇：EDA課程設(shè)計(jì)——數(shù)字時(shí)鐘Hefei UniversityEDA課程綜述論文題目： EDA課程綜述專 業(yè)： 09通信(2)班姓 名： 唐吉祥學(xué) 號(hào)： 0905072035 指導(dǎo)老師： 查長軍前言隨著基于PLD的EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大和深入，EDA技術(shù)在電子信息、通信、自動(dòng)控制及計(jì)算機(jī)應(yīng)用領(lǐng)域的重要性日益提高。reg [7:0] hour。output [7:0] hour。input mode。input [7:0] hour1,ahour。always (posedge mode)//mode 信號(hào)控制系統(tǒng)在三種功能間轉(zhuǎn)換 begin if(m==4)malways (m or fm or change)begin case(m)2: begin ////////2：調(diào)節(jié)時(shí)間功能； if(fm)begin count1Elsebegin counta0: begin {count1,count2,counta,countb,LD_min,LD_hour}module show(min1,sec1,amin,hour1,ahour,MSH,MSL,SH,SL,MH,ML,min,sec,hour,mode)。reg fm=0,count1=0,count2=0,counta=0,countb=0,pause=0,LD_min=0,LD_hour=0。output count1,count2,counta,countb,pause,LD_min,LD_hour。h59)aminmodule ctrol(change,turn,count1,count2,counta,countb,pause,LD_min,LD_hour,mode)。//ct2 用于定時(shí)狀態(tài)下調(diào)整分鐘信號(hào)assign LD_alert=(ahour|amin)?1:0。clk)|(!num1amp。reg [7:0] ahour=0。wire LD_alert。output [7:0] ahour。input clk,num1,num2,count2,countb。h59)begin min1begin min1[3:0]always (posedge cta)if(hour1==839。begin sec1if(!(turnamp。h59)|turnamp。reg minclk,hclk。reg [1:0] m。reg [7:0] sec1=0,min1=0。output [7:0] hour1。input count1,counta。input clk,clkt,turn,num3,num4。reg [31:0]out,t1。output clk,clkt。分頻模塊module fenpin(clk,clkt,clkin)。LD_min,LD_hour,指示當(dāng)前調(diào)節(jié)的是分鐘還是小時(shí)。change 接按鍵，手動(dòng)調(diào)整時(shí)，每按一次，計(jì)數(shù)器加1；如果長按，則連續(xù)快速加1，用于快速調(diào)時(shí)和定時(shí)；turn 接按鍵，在手動(dòng)校時(shí)功能時(shí)，選擇是調(diào)整小時(shí)，還是分鐘；若長時(shí)間按住該鍵，還可使秒信號(hào)清零，用于精確調(diào)時(shí)。countb，count2 是手動(dòng)調(diào)節(jié)鬧鐘時(shí)間。sec1,min1,hour1 輸出的是計(jì)時(shí)的秒，分，時(shí)。counta，count1 是手動(dòng)調(diào)節(jié)時(shí)間。模塊端口設(shè)置輸入：clkin :本實(shí)驗(yàn)輸入為50MHz晶振輸出：clk : 為顯示模塊及始終調(diào)節(jié)提供1KHz脈沖clkt: 為計(jì)數(shù)器模塊提供1Hz脈沖m 是模式按鍵，當(dāng)m=0 時(shí)，進(jìn)入計(jì)時(shí)模式，在計(jì)時(shí)模式下可以進(jìn)行時(shí)間調(diào)整。鬧鐘模塊，顯示模塊，控制模塊。設(shè)計(jì)方案設(shè)計(jì)采用模塊方式，分別為分頻模塊：產(chǎn)生1Hz的脈沖作為秒的輸入，和產(chǎn)生1kHz的脈沖作為數(shù)碼管顯示的動(dòng)態(tài)掃描。（LED掃描頻率設(shè)為50Hz以上）。d)具有鬧鐘功能，能預(yù)設(shè)鬧鐘時(shí)間，精確到秒。設(shè)計(jì)要求除按鍵、LED、揚(yáng)聲器、時(shí)鐘信號(hào)外，整個(gè)數(shù)字鐘的功能要求在一塊芯片上實(shí)現(xiàn)。設(shè)計(jì)任務(wù)使用硬件描述語言，在CPLD/FPGA上實(shí)現(xiàn)一個(gè)多功能數(shù)字鐘。3． 對(duì)設(shè)計(jì)的建議我希望老師在我們動(dòng)手制作之前應(yīng)先告訴我們一些關(guān)于所做電路的資料、原理，以及如何檢測電路的方法，還有關(guān)于檢測芯片的方法。所以，在設(shè)計(jì)時(shí)應(yīng)考慮兩者的差異，從中找出最適合的設(shè)計(jì)方法。但是最后的成品卻不一定與仿真時(shí)完全一樣，因?yàn)?，再?shí)際接線中有著各種各樣的條件制約著。因此，電路一定是有地方出錯(cuò)了，在反復(fù)對(duì)照后，發(fā)現(xiàn)是因?yàn)樵诮尤胄Ｕ娐窌r(shí)忘了把秒十位和分個(gè)位之間的連線拿掉而造成的，因此，在接線時(shí)一定要注意把不要的多余的線拿掉。最后，在重對(duì)連線時(shí)發(fā)現(xiàn)是線路接錯(cuò)引腳造成的，改過之后，顯示就正常了。③ 時(shí)間計(jì)數(shù)電路的連接與測試六進(jìn)制、十進(jìn)制都沒有什么大的問題，只是芯片引腳的老問題，只要重新插過芯片就可以解決了。八、總結(jié)1． 實(shí)驗(yàn)過程中遇到的問題及解決方法① 面包板測試測試面包板各觸點(diǎn)是否接通。簡圖如圖九。其中以校正電路代替時(shí)間計(jì)數(shù)電路中的時(shí)、分、秒之間的進(jìn)位，當(dāng)校時(shí)電路處于正常輸入信號(hào)時(shí)，時(shí)間計(jì)數(shù)電路正常計(jì)時(shí)，但當(dāng)分校正時(shí)，其不會(huì)產(chǎn)生向時(shí)進(jìn)位，而分與時(shí)的校位是分開的，而校正電路也是一個(gè)獨(dú)立的電路。/ 12 說明：當(dāng)時(shí)間在59分50秒到59分59秒期間時(shí) 分十位、分個(gè) 位和秒十位均保持不變，分別為5，9和5；因此，可以將分計(jì)數(shù)器十位的Qc和QA，個(gè)位的QD和QA及秒計(jì)數(shù)器十位的QC和QA相與，從而產(chǎn)生報(bào)時(shí)控制信號(hào)。74HC00D數(shù)字鐘設(shè)計(jì)－校時(shí)電路部分（七）晶體振蕩電路由晶體與2個(gè)30pF電容、1個(gè)4060、一個(gè)10兆的電阻組成，芯片3腳輸出2Hz的方波信號(hào)，電路如圖七。/ 12142CLRU13AU16B1QA1QC1QDU24DU22BU14AU17BU20DU15AU18B74HC390N43~BI~LT4511BDOGU7U8OFU10VCC4511BDOGU9U114511BDOFU124511BD1010921921254***254IO1VCC正常輸入信號(hào)5V校正信號(hào)IO2R1U2C9108小時(shí)校正電路J110Mohm74HC00D注意：分校時(shí)時(shí)，不會(huì)進(jìn)位到小時(shí)。/ 12ComComSEVEN_SEG_COM_KU1B6453U1A12U4SEVEN_SEG_COM_KU7U11BABCDEFG64513DADBDCDD5OAOBOCODOE~ELOF~BI~LTOG1211109151421CLR141INA1INB3U10A12ABCDEFG74HC00D74HC00DU3B15122INA2INB142CLR132QA2QB2QC2QD11109U2712674HC00D74HC00DU8A31QA1QB1QC1QD5677126U913DADBDCDD5OAOBOCODOE12111091514VCC5V74HC390D43U1C891011U1D12134511BD74HC390DComVCCU643~ELOF~BI~LTOG5VSEVEN_SEG_COM_K74HC00D74HC00DABCDEFG84511BDComU15C91011U16DSEVEN_SEG_COM_K1213U14U3A131INA1INB21CLR1QA1QB1QC1QD5677126U513DADBDCDD5OAOBOCODOE1211109151474HC00D74HC00DU12B15122INA2INB142CLR132QA2QB2QC2QD111097126U13DADBDCDD5OAOBOCODOEABCDEFG***14V1 100kHz 5V474HC390D43~ELOF~BI~LTOGVCC74HC390D5V43~ELOF~BI~LTOG4511BD4511BD（五）時(shí)間計(jì)數(shù)電路由1個(gè)十二進(jìn)制電路、2個(gè)六十進(jìn)制電路組成，因上面已有一個(gè)雙六十電路，只要把它與十二進(jìn)制電路相連即可，詳細(xì)電路見圖五。/ 12 U4A3126U4B4574HC00D74HC00DComU3SEVEN_SEG_COM_KU1AV1 60Hz 5V141INA1INB21CLR31QA1QB1QC1QD56771