【正文】 ,D5,D4,D3,D2,D1,D0,CLK,CRN,CLK1,COUT,LED,SS0,SS1,SS2,CLKM)。共 16 頁第 12 頁else TEMP=639。else if(TEMP=639。always(posedge CLK1)beginif(~ET)TEMP=639。reg COUT。input CLK1,ET。b0111111。b1111101。39。b000101:Q=39。b1100110。39。b000011:Q=39。b1011011。39。b000001:Q=39。b0111111。case(C)39。SS1=0。endcase end共 16 頁第 11 頁else if(M==39。default:Q=39。b001001:Q=39。b1111111。39。b000111:Q=39。b1111101。39。b000101:Q=39。b1100110。39。b000011:Q=39。b1011011。39。b000001:Q=39。b0111111。case(B)39。SS1=0。end if(M==39。b111100)begin B=0。C=5。amp。A39。b100111amp。amp。A39。b10011amp。amp。end always begin共 16 頁第 9 頁if(A39。reg[5:0] C。reg M。reg[6:0] Q。output[6:0] Q。input[5:0] A。Q=Q_TEMP。else OC=139。LDN)OC=139。b000000amp。b000000。b1000)Q_TEMP=Q_TEMP1。b0001。b0000)NUM=NUM+1。end else if(Q_TEMP639。NUM=439。b000000。reg[3:0] NUM。reg[5:0] Q。output OC。input LDN,D5,D4,D3,D2,D1,D0,CLK,CRN。其輸入即為各個(gè)模塊的輸入，一個(gè)時(shí)鐘信號(hào)，還有6個(gè)撥碼開關(guān)的輸入，其輸出為數(shù)碼管顯示和報(bào)警器。當(dāng)從信號(hào)輸入模塊檢測(cè)到有開關(guān)輸入時(shí)，ET信號(hào)已置1，CLK上升沿到來時(shí)，程序?qū)OUT置1，蜂鳴器發(fā)出時(shí)間為10s的報(bào)警信號(hào)，時(shí)間到達(dá)后，跳出循環(huán)，蜂鳴器停止報(bào)警。輸出信號(hào)為SS0、SSSS2，是動(dòng)態(tài)數(shù)碼管的片選段。二、數(shù)碼顯示模塊這個(gè)模塊有兩個(gè)輸入信號(hào)和兩個(gè)輸出信號(hào)。共 16 頁第 6 頁第三章 模塊介紹一、計(jì)時(shí)模塊此模塊共有6個(gè)撥碼開關(guān)作為輸入信號(hào)，當(dāng)開關(guān)無輸入時(shí)，都處于低電平狀態(tài)，DDDDD1和D0是并行數(shù)據(jù)輸入端，CRN是異步復(fù)位輸入端，LDN是預(yù)置控制輸入端。 設(shè)計(jì)思路一、設(shè)計(jì)要求設(shè)計(jì)簡易的一分鐘鬧鐘；可手動(dòng)輸入定時(shí)時(shí)間（0~59s），如30s；兩個(gè)動(dòng)態(tài)數(shù)碼管上跟蹤顯示時(shí)間的變化：如30，29，28……到了指定時(shí)間蜂鳴器發(fā)出5s的提示音；采用2個(gè)動(dòng)態(tài)數(shù)碼管顯示時(shí)間；用蜂鳴器發(fā)出提示音；撥碼開關(guān)設(shè)置定時(shí)時(shí)間。如國有C語言的編程基礎(chǔ)經(jīng)驗(yàn)，只需很短的時(shí)間就能學(xué)會(huì)和掌握Verilog HDL，因此，Verilog HDL可以作為學(xué)習(xí)HDL設(shè)計(jì)方法的入門和基礎(chǔ)。（2）能夠在每個(gè)抽象層次的描述上對(duì)設(shè)計(jì)進(jìn)行仿真驗(yàn)證，及時(shí)發(fā)現(xiàn)及時(shí)發(fā)現(xiàn)可能存在的錯(cuò)誤，縮短設(shè)計(jì)周期，并保存整個(gè)設(shè)計(jì)過程的正確性。Verilog HDL簡介Verilog HDL是目前大規(guī)模集成電路設(shè)計(jì)中最具代表性、使用最廣泛的硬件描述語言之一。EDA關(guān)鍵技術(shù)之一就是采用硬件描述語言對(duì)硬件電路進(jìn)行描述，且具有系統(tǒng)級(jí)仿真和綜合能力。它是為解決自動(dòng)控制系統(tǒng)設(shè)計(jì)而提出的，從70年代經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)（CAD），計(jì)算機(jī)輔助工程（CAE），電子系統(tǒng)設(shè)計(jì)自動(dòng)化（ESDA）3個(gè)階段。常用的硬件描述語言有VHDL、Verilog、ABEL。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。EDA技術(shù)，就是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。共 16 頁第 3 頁第二章 設(shè)計(jì)方案 167。報(bào)告書主要由設(shè)計(jì)方案、模塊介紹、設(shè)計(jì)源程序、仿真波形圖和管腳鎖定及硬件連線四部分組成。always (posedge mode)//mode 信號(hào)控制系統(tǒng)在三種功能間轉(zhuǎn)換begin if(m==4)mhourmin六實(shí)驗(yàn)分析 七實(shí)驗(yàn)總結(jié)八、參考資料《EDA技術(shù)實(shí)用教程》實(shí)驗(yàn)箱使用說明；第三篇：EDA課程設(shè)計(jì) 數(shù)字時(shí)鐘(鬧鐘)課 程 設(shè) 計(jì) 說 明 書題目： 鬧鐘學(xué)院（系）： 年級(jí)專業(yè)： 學(xué) 號(hào)： 學(xué)生姓名： 指導(dǎo)教師： 教師職稱：共 16 頁第 1 頁目 錄第1章 摘要…………………………………………………………………………………1 第2章 設(shè)計(jì)方案…………………………………………………………………………… VHDL簡介…………………………………………………………………………… 設(shè)計(jì)思路…………………………………………………………………………… 第3章 模塊介紹…………………………………………………………………………… 第4章 Verilog HDL設(shè)計(jì)源程序………………………………………………………… 第5章 波形仿真圖………………………………………………………………………… 第6章 管腳鎖定及硬件連線……………………………………………………………… 心得體會(huì) ……………………………………………………………………………………17 參考文獻(xiàn) ……………………………………………………………………………………18共 16 頁第 2 頁第一章 摘要在當(dāng)今社會(huì)，數(shù)字電路產(chǎn)品的應(yīng)用在我們的實(shí)際生活中顯得越來越重要，與我們的生活聯(lián)系愈加緊密，例如計(jì)算機(jī)、儀表、電子鐘等等，使我們的生活工作較以前的方式更加方便、完善，帶來了很多的益處。reg [7:0] hour。output [7:0] hour。input mode。input [7:0] hour1,ahour。always (posedge mode)//mode 信號(hào)控制系統(tǒng)在三種功能間轉(zhuǎn)換 begin if(m==4)malways (m or fm or change)begin case(m)2: begin ////////2：調(diào)節(jié)時(shí)間功能； if(fm)begin count1Elsebegin counta0: begin {count1,count2,counta,countb,LD_min,LD_hour}module show(min1,sec1,amin,hour1,ahour,MSH,MSL,SH,SL,MH,ML,min,sec,hour,mode)。reg fm=0,count1=0,count2=0,counta=0,countb=0,pause=0,LD_min=0,LD_hour=0。output count1,count2,counta,countb,pause,LD_min,LD_hour。h59)aminmodule ctrol(change,turn,count1,count2,counta,countb,pause,LD_min,LD_hour,mode)。//ct2 用于定時(shí)狀態(tài)下調(diào)整分鐘信號(hào)assign LD_alert=(ahour|amin)?1:0。clk)|(!num1amp。reg [7:0] ahour=0。wire LD_alert。output [7:0] ahour。input clk,num1,num2,count2,countb。h59)begin min1begin min1[3:0]always (posedge cta)if(hour1==839。begin sec1if(!(turnamp。h59)|turnamp。reg minclk,hclk。reg [1:0] m。reg [7:0] sec1=0,min1=0。output [7:0] hour1。input count1,counta。input clk,clkt,turn,num3,num4。reg [31:0]out,t1。output clk,clkt。分頻模塊module fenpin(clk,clkt,clkin)。LD_min,LD_hour,指示當(dāng)前調(diào)節(jié)的是分鐘還是小時(shí)。change 接按鍵，手動(dòng)調(diào)整時(shí)，每按一次，計(jì)數(shù)器加1；如果長按，則連續(xù)快速加1，用于快速調(diào)時(shí)和定時(shí)；turn 接按鍵，在手動(dòng)校時(shí)功能時(shí)，選擇是調(diào)整小時(shí)，還是分鐘；若長時(shí)間按住該鍵，還可使秒信號(hào)清零，用于精確調(diào)時(shí)。countb，count2 是手動(dòng)調(diào)節(jié)鬧鐘時(shí)間。sec1,min1,hour1 輸出的是計(jì)時(shí)的秒，分，時(shí)。counta，count1 是手動(dòng)調(diào)節(jié)時(shí)間。模塊端口設(shè)置輸入：clkin :本實(shí)驗(yàn)輸入為50MHz晶振輸出：clk : 為顯示模塊及始終調(diào)節(jié)提供1KHz脈沖clkt: 為計(jì)數(shù)器模塊提供1Hz脈沖m 是模式按鍵，當(dāng)m=0 時(shí)，進(jìn)入計(jì)時(shí)模式，在計(jì)時(shí)模式下可以進(jìn)行時(shí)間調(diào)整。鬧鐘模塊，顯示模塊，控制模塊。設(shè)計(jì)方案設(shè)計(jì)采用模塊方式，分別為分頻模塊：產(chǎn)生1Hz的脈沖作為秒的輸入，和產(chǎn)生1kHz的脈沖作為數(shù)碼管顯示的動(dòng)態(tài)掃描。（LED掃描頻率設(shè)為50Hz以上）。d)具有鬧鐘功能，能預(yù)設(shè)鬧鐘時(shí)間，精確到秒。設(shè)計(jì)要求除按鍵、LED、揚(yáng)聲器、時(shí)鐘信號(hào)外，整個(gè)數(shù)字鐘的功能要求在一塊芯片上實(shí)現(xiàn)。設(shè)計(jì)任務(wù)使用硬件描述語言，在CPLD/FPGA上實(shí)現(xiàn)一個(gè)多功能數(shù)字鐘。END fun。039。END IF（count（3 DOWNTO 0）=”1001）END IF。ELSE若count不小于1660（即count等于或大于1660）countcount復(fù)0END IF。139。)THEN countELSIF(clk 39。enmin_1為59秒時(shí)的進(jìn)位信號(hào)BEGINenmin_2由clk調(diào)制后的手動(dòng)調(diào)分脈沖信號(hào)串daoutenmin_2enminPROCESS(clk,reset,setmin)BEGINIF(reset=39。ARCHITECTURE fun OF second IS SIGNAL count:STD_LOGIC_VECTOR(6 DOWNTO 0)。daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。ENTITY second IS PORT(clk,reset,setmin:STD_LOGIC。USE 。END fun。039。END IF（count（3 DOWNTO 0）=”1001“）END IF。使前面的1660的個(gè)位轉(zhuǎn)變?yōu)?421BCD的容量ELSEcountEND IF。139。)THEN若reset為0，則異步清零countELSIF(clk39。enmin_1為59分時(shí)的進(jìn)位信號(hào) BEGINenmin_2由clk調(diào)制后的手動(dòng)調(diào)時(shí)脈沖信號(hào)串daoutenhour_2enhourBEGINIF(reset=39。ARCHITECTURE fun OF minute IS SIGNAL count :STD_LOGIC_VECTOR(6 DOWNTO 0)。daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。ENTITY minute ISPORT(clk,clk1,reset,sethour:IN STD_LOGIC。USE 。END fun。039。END IF（count（3 DOWNTO 0）=”1001“）END IF。)THEN否則，若clk上升沿到IF(count(3 DOWNTO 0)=”1001“)THEN若個(gè)位計(jì)時(shí)恰好到”1001“即9IF(count23進(jìn)制count若到23D則elsecount復(fù)0END IF。event and clk=39。039。ARCHITECTURE fun OF hour IS SIGNAL count:STD_LOGIC_VECTOR(5 DOWNTO 0)。daout:out STD_LOGIC_VECTOR(5 DOWNTO 0))。USE 。Hour模塊LIBRARY IEEE。END PROCESS lamper。countELSEcountEND IF。END PROCESS speaker。END IF。139。BEGIN speaker:PROCESS(clk)BEGINspeakIF(clk39。ARCHITECTURE fun OF alert ISSIGNAL count:STD_LOGIC_VECTOR(1 DOWNTO 0)。lamp:OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。dain:IN STD_LOGIC_VECTOR(6 DOWNTO 0)。USE 。在此，也感謝康老師的悉心指導(dǎo)，使自己學(xué)到了很多東西！五、附錄 VHDL源程序Alert模塊LIBRARY IEEE。最后參照每個(gè)模塊把輸入和輸出引腳設(shè)定，運(yùn)用我們所學(xué)的VHDL語言進(jìn)行編程。同時(shí)也掌握了做課程設(shè)計(jì)的一般流程，為以后的設(shè)計(jì)積累了一定的經(jīng)驗(yàn)。在編寫程序的過程中，遇到了很多問題，使我發(fā)現(xiàn)自己以前學(xué)習(xí)上存在的不足。四、設(shè)計(jì)總結(jié)通過這次課程設(shè)計(jì)，我進(jìn)一步加深了對(duì)電子設(shè)計(jì)自動(dòng)化的了解。下載成功后，按下鍵8，及使六個(gè)LED復(fù)位清零，顯示數(shù)秒的自動(dòng)計(jì)時(shí)，可以通過4鍵設(shè)置小時(shí)數(shù)，7鍵設(shè)置分鐘數(shù)。