【正文】 圖 33 分模塊頂層設(shè)計(jì)原理圖 分模塊 VHDL 程序 LIBRARY ieee。 use 。 clk 為分鐘模塊的脈沖輸入信號(hào)，接秒模塊的進(jìn)位輸出 clk1 接秒脈沖輸入， hour_set 為小時(shí)調(diào)整 enhour:OUT STD_LOGIC。 2n1≥ 60， n=7， 27=64， 分鐘用 7 位二進(jìn)制數(shù)表示 daout（ 6..4）為十位， daout（ 3..0）， 60 循環(huán)計(jì)數(shù) END ENTITY min。定義內(nèi)部計(jì)數(shù)節(jié)點(diǎn)， 60 循環(huán)計(jì)數(shù) SIGNAL enhour1,enhour2:STD_LOGIC。 enhour2 為調(diào)時(shí)鍵的脈沖 BEGIN daout= count。 enhour=(enhour1 or enhour2)。event and clk=39。)THEN 檢測(cè)分鐘模塊的脈沖上升沿 IF(count(3 downto 0)=1001)THEN 分鐘的各位是否到“ 9” IF count(6 downto 4)=101THEN 分鐘各位到“ 9”后，十位計(jì)數(shù)到“ 5” enhour1=39。 分鐘模塊的 60 分鐘進(jìn)位輸出 enhour1 置“ 1”，向時(shí)模塊產(chǎn)生進(jìn)位 信息與控制工程學(xué)院硬件課程設(shè)計(jì)說(shuō)明書 7 count=0000000。 分鐘各位到“ 9”后，十位計(jì)數(shù)沒(méi)到“ 5”，則“ 7”變?yōu)椤?0”，同 時(shí)向十位進(jìn)位 END IF。 分鐘各位沒(méi)計(jì)到“ 9”時(shí)，分鐘計(jì)數(shù)值加“ 1” enhour1=39。 分鐘模塊的 60 分鐘進(jìn)位輸出 enhour1 置“ 0”，不向時(shí)模塊進(jìn)位 END IF。 END PROCESS。 分模塊的仿真 實(shí)現(xiàn) 由圖 34 可以看出，當(dāng) clk 輸入脈沖信號(hào)時(shí)， 態(tài) 掃描控制模塊 daout和 count 開(kāi)始啟動(dòng)計(jì)數(shù)，這時(shí)時(shí) 進(jìn)位 enhour為低電平，且 時(shí)設(shè)置 hour_set也為低電平。當(dāng) ， hour_set恢復(fù)低電平， enhour也變?yōu)榈碗娖剑o(wú)脈沖）。 如上所述功能實(shí)現(xiàn)。 use 。 ENTITY hour IS PORT(clk:IN STD_LOGIC。 2n1≥ 24， n=6， 26 =32，小時(shí)用 6 位二進(jìn)制數(shù)表示 daout（ 5..4）為十位， daout（ 3..0）為個(gè)位， 24 循環(huán)計(jì)數(shù) END ENTITY hour。定義內(nèi)部計(jì)數(shù)節(jié)點(diǎn)， 24 循環(huán)計(jì)數(shù) BEGIN daout=count。event and clk=39。)THEN 檢測(cè)小時(shí)模塊的脈沖上升沿 IF(count(3 downto 0)=1001)THEN 小時(shí)的各位是否到“ 9” IF(count1623)THEN count=count+7。 小時(shí)各位到“ 9”后，如果計(jì)數(shù)值大于“ 23”，則置小時(shí)為“零” END IF。 小時(shí)個(gè)位沒(méi)計(jì)到“ 9”且計(jì)數(shù)沒(méi)到“ 23”時(shí)，加“ 1” ELSE count=000000。 END IF。 END behave。在 時(shí)， daout 和 count達(dá)到 24，并且從重新開(kāi)始計(jì)數(shù)。 圖 36 時(shí)模塊仿真圖 動(dòng)態(tài)顯示掃描模塊設(shè)計(jì) 圖 37 動(dòng)態(tài)顯示掃描模塊頂層設(shè)計(jì)原理圖 動(dòng)態(tài)顯示掃描模塊 VHDL 程序 library ieee。 use 。 entity selmk is port(clk1:in std_logic。 7 位二進(jìn)制數(shù)表示的秒、分計(jì)數(shù)輸入 hour:in std_logic_vector(5 downto 0)。 4 位十進(jìn)制碼計(jì)數(shù)輸入 dp:out std_logic。 3 位數(shù)碼管位選輸出，接外部 38 譯碼器輸出，譯碼輸出再經(jīng)驅(qū)動(dòng)接數(shù)碼管共陰極端 end entity selmk。 定義內(nèi)部計(jì)數(shù)節(jié)點(diǎn)，六進(jìn)制循環(huán)計(jì)數(shù)（ 6 個(gè)數(shù)碼管顯示） begin sel=count。event and clk1=39。)then 檢測(cè)動(dòng)態(tài)掃描輸入脈沖上升沿 if(count=101)then count=000。 “ 000~101”六進(jìn)制循環(huán)計(jì)數(shù) end if。 case count is when000=daout=sec(3 downto 0)。039。039。dp=39。 “ 001”時(shí)選擇“秒的各位”計(jì)數(shù)值顯示，點(diǎn)不亮 when010=daout=min(3 downto 0)。139。039。dp=39。 “ 011”時(shí)選擇“分的各位”計(jì)數(shù)值顯示，點(diǎn)不亮 when100=daout=hour(3 downto 0)。139。 daout(1 downto 0)=hour(5 downto 4)。039。 end process。 動(dòng)態(tài)顯示 掃描 模塊的 仿真實(shí)現(xiàn) 由圖 38可以看出，當(dāng) clk1輸入脈沖信號(hào)時(shí)，隨著信號(hào)的變化， sec的十位、個(gè)位， min的十位、個(gè)位， hour 的十位、個(gè)位分別送進(jìn)了 daout 中。 如上所述功能實(shí)現(xiàn)。 use 。 led7s:out std_logic_vector(6 downto 0))。 architecture behave of decl7s is begin process(num) begin case num is abcdefg 字形 when0000=led7s=1111110。 when0010=led7s=1101101。 when0100=led7s=0110011。 when0110=led7s=1011111。 when1000=led7s=1111111。 when others=null。 end process。 段碼譯碼模塊 的仿真 實(shí)現(xiàn) 由圖 310 可以看出， 此模塊是將掃描模塊的 dout信號(hào)輸出的 BCD碼轉(zhuǎn)換為數(shù)碼管可以顯示的段碼。 圖 310段碼譯碼模塊時(shí)序仿真圖 整點(diǎn)報(bào)時(shí)模塊設(shè)計(jì) （發(fā)揮部分） 圖 311 整點(diǎn)報(bào)時(shí)模塊頂層設(shè)計(jì)原理圖 整點(diǎn)報(bào)時(shí)模塊 VHDL 程序 LIBRARY ieee。 use 。 脈沖輸入，可接 1Hz 秒脈沖輸入，用于整點(diǎn)聲報(bào)時(shí)發(fā)出間斷報(bào)時(shí)響聲 dain:in std_logic_vector(6 downto 0)。 整點(diǎn)聲報(bào)時(shí)輸出，外接蜂鳴器 lamp:out std_logic_vector(2 downto 0))。 architecture behave of bsmk is signal count:std_logic_vector(1 downto 0)。 整點(diǎn)時(shí)進(jìn)行聲報(bào)時(shí) if(clk39。139。 else count=count+1。 if(count=01)then lamp=001。 整點(diǎn)光報(bào)時(shí)，可接綠色發(fā)光二極管 elsif(count=11)then lamp=100。 else lamp=000。039。 end if。 end behave。 由圖 312 可以看出，當(dāng) clk 輸入脈沖信號(hào)時(shí)， dain 并沒(méi)有信號(hào)產(chǎn)生。在 時(shí)， dain 變?yōu)?1， speak 和 lamp 都變?yōu)榈碗娖剑ú辉賵?bào)警）。 如上所述功能實(shí)現(xiàn)。