【正文】 N 44=BCD_DATA=01000100。 WHEN 36=BCD_DATA=00110110。 WHEN 28=BCD_DATA=00101000。 WHEN 20=BCD_DATA=00100000。 WHEN 12=BCD_DATA=00010010。 WHEN 4=BCD_DATA=00000100。 WHEN110=TEMP=2。 END PROCESS。 BEGIN PROCESS(CLK_SCAN)IS BEGIN IF CLK_SCAN39。 MON:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。由于排版原因，本綜合計(jì)時(shí)系統(tǒng)的組裝電路原理圖在（下一頁） 7 七、主要 VHDL源程序 顯示控制電路 DISPLAY的 VHDL源程序 LIBRARY IEEE。 顯示控制電路 主要負(fù)責(zé)完成數(shù)據(jù)選擇掃描及數(shù)碼管選擇信號(hào)的產(chǎn)生。 將計(jì)時(shí)電路的進(jìn)位脈沖信號(hào)作為計(jì)日電路的計(jì)數(shù)時(shí)鐘信號(hào)，通過系統(tǒng)辨認(rèn)，確定本月總天數(shù)后，每當(dāng)計(jì)滿本月天數(shù)就會(huì)溢出進(jìn)位，計(jì)月電路加 1，計(jì)日電路重新計(jì)數(shù)。 1 目錄 一、系統(tǒng)設(shè)計(jì)要求 …………………………………………………… 2 二、 系統(tǒng)設(shè)計(jì)方案 …………………………………………………… 2 三、 綜合及時(shí)電路的設(shè)計(jì) …………………………………………… 2 計(jì)時(shí)電路的設(shè)計(jì) …………………………………………………………… 3 計(jì)數(shù)電路 CNT60、 CNT30計(jì)數(shù)模塊的具體設(shè)計(jì) ……………………… 3 四、 顯示控制電路的設(shè)計(jì) …………………………………………… 4 顯示控制電路 ……………………………………………………………… 4 顯示譯碼電路 ……… ……………………………………………………… 4 五、 調(diào)整控制電路 TZKZQ 的設(shè)計(jì) ………………………………… 5 ……………………………………………………………… 5 加一調(diào)整電路……………………………………………………………… 5 TZKZQ的輸入、輸出 …………………………………………………… 5 六、 系統(tǒng)總體電路組裝圖 …………………………………………… 6 七、 主要的 VHDL源程序 ………………………………………… 6 顯示控制電路 ……………… ………………… 6 調(diào)整控制電路 ………………………………… 9 計(jì)數(shù)電路 ………………………………………… 11 計(jì)時(shí)電路 ………………………………………… 12 系統(tǒng)總體組裝電路的源程序 ………………………………………… 14 八、 系統(tǒng)仿真 /硬件驗(yàn)證 …………………………………………… 19 ………………………………………………… 19 ………………………………………………… 20 …………………………………………………… 20 ……………………………………………………… 20 系統(tǒng)硬件驗(yàn)證 …………………………………………………………… 20 九、 設(shè)計(jì)技巧分析 ………………………………………………… 21 十、 系統(tǒng)拓展思路 ………………………………………………… 21 十一、 系統(tǒng)設(shè)計(jì)心得體會(huì) …………………………………………… 22 2 一、系統(tǒng)設(shè)計(jì)要求 設(shè)計(jì)一 個(gè)綜合性的計(jì)時(shí)系統(tǒng)，要求能實(shí)現(xiàn)年、月、日、時(shí)、分、秒以及星期的計(jì)數(shù)等中和計(jì)時(shí)功能，同時(shí)將計(jì)數(shù)結(jié)果通過七段數(shù)碼管或 1602液晶顯示。 將計(jì)日電路的進(jìn)位信號(hào)作為計(jì)星期電路的計(jì)數(shù)時(shí)鐘信號(hào)，每當(dāng)計(jì)滿 7就會(huì)溢出，計(jì)星期電路返回加 1并重新 計(jì)數(shù)。 圖 2 CNT30計(jì)數(shù)模塊輸入、輸出端口圖 四、顯示控制電路的設(shè)計(jì) 顯示主要用數(shù)碼管顯示，主要用于顯示當(dāng)前年、月、日、時(shí)、分、秒、及星期，本系統(tǒng)的數(shù)據(jù)顯示電路可分為兩個(gè)子模塊即顯示控制電路和顯示譯碼電路。 圖 4 TZKZQ輸入、輸出端口圖 6 六、系統(tǒng)總體電路圖的設(shè)計(jì) 經(jīng)過系統(tǒng)的分析，系統(tǒng)的電路圖由 調(diào)節(jié)控制電路、顯示控制電路和和綜合計(jì)時(shí)電路組轉(zhuǎn)而成。 DAY:IN STD_LOGIC_VECTOR(4 DOWNTO 0)。 SIGNAL CNT:STD_LOGIC_VECTOR(2 DOWNTO 0)。 END IF。 WHEN101=TEMP=CONV_INTEGER(YEAR)。 WHEN 3=BCD_DATA=00000011。 WHEN 11=BCD_DATA=00010001。 WHEN 19=BCD_DATA=00011001。 WHEN 27=BCD_DATA=00100111。 WHEN 35=BCD_DATA=00110101。 WHEN 43=BCD_DATA=01000011。 WHEN 51=BCD_DATA=01010001。 WHEN 59=BCD_DATA=01011001。 WHEN 67=BCD_DATA=01100111。 WHEN 75=BCD_DATA=01110101。 WHEN 83=BCD_DATA=10000011。 WHEN 91=BCD_DATA=10010001。 WHEN 99=BCD_DATA=10011001。 ENTITY TZKZQ IS PORT( CLK_KEY:IN STD_LOGIC。 MON_CUR:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 WEEK:BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0))。139。139。039。 HOUR=HOUR_CUR。139。039。 WEEK=WEEK_CUR。039。 END IF。 IF DAY=CURRUT_MONTH_DAYS THEN DAY=00001。 WHEN YEAR_SET=YEAR_EN=39。IF7 ELSE WEEK=WEEK+1。 、 CNT60計(jì)數(shù)模塊的 VHDL源程序 13 LIBRARY IEEE。 END ENTITY CNT60。CO=39。 END ARCHITECTURE ART1。 DATA:IN STD_LOGIC_VECTOR(4 DOWNTO 0)。139。139。139。139。139。139。139。7YUE WHEN1000=TOTAL_DAYS=11111。139。)THEN NUM=DATA。139。 、系統(tǒng)總體組裝電路的 VHDL源程序 COPYRIGHT (C) 19912020 ALTERA CORPORATION YOUR USE OF ALTERA CORPORATION39。 LED_MIN : OUT STD_LOGIC。 ARCHITECTURE BDF_TYPE OF SHUZISHIZHONG IS COMPONENT TZKZQ PORT(CLK_KEY : IN STD_LOGIC。 WEEK_CUR : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 WEEK_EN : OUT STD_LOGIC。 END COMPONENT。 CLK : IN STD_LOGIC。 MONTH : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 18 NUM : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) )。 COMPONENT DISPLAY PORT(CLK_SCAN : IN STD_LOGIC。 BCD_DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL MIN_CUR : STD_LOGIC_VECTOR(5 DOWNTO 0)。 SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_10 : STD_LOGIC_VECTOR(4 DOWNTO 0)。 SIGNAL SYNTHESIZED_WIRE_19 : STD_LOGIC_VECTOR(2 DOWNTO 0)。 B2V_INST : TZKZQ PORT MAP(CLK_KEY = CLK_KEY, CURRUT_MONTH_DAYS = MAX_DAYS, DAY_CUR = DAY_CUR, HOUR_CUR = HOUR_CUR, KEY = KEY, MIN_CUR = MIN_CUR, MON_CUR = MON_CUR, SEC_CUR = SEC_CUR, WEEK_CUR = WEEK_CUR, YEAR_CUR = YEAR_CUR, SEC_EN = SYNTHESIZED_WIRE_0, MIN_EN = SYNTHESIZED_WIRE_2, HOUR_EN = SYNTHESIZED_WIRE_5, DAY_EN = SYNTHESIZED_WIRE_8, MON_EN = SYNTHESIZED_WIRE_11, YEAR_EN = SYNTHESIZED_WIRE_14, WEEK_EN = SYNTHESIZED_WIRE_17, DAY = SYNTHESIZED_WIRE_10, HOUR = SYNTHESIZED_WIRE_7, MIN = SYNTHESIZED_WIRE_4, MON = SYNTHESIZED_WIRE_13, SEC = SYNTHESIZED_WIRE_1, WEEK = SYNTHESIZED_WIRE_19, YEAR = SYNTHESIZED_WIRE_16)。 B2V_INST8 : DISPLAY PORT MAP(CLK_SCAN = CLK_SCAN, DAY = DAY_CUR, HOUR = HOUR_CUR, MIN = MIN_CUR, MON = MON_CUR, SEC = SEC_CUR, WEEK = WEEK_CUR, YEAR = YEAR_CUR)。 22 圖 7 由圖 8仿真圖易看出，分別選擇對(duì)應(yīng)的輸入數(shù)據(jù)輸出，達(dá)到設(shè)計(jì)要求。 EDA 這門課程再也不像學(xué)習(xí)理論般那么空洞，有了更加貼切的了解及運(yùn)