【正文】 RE_0。 LED_WEEK = SYNTHESIZED_WIRE_17。 B2V_INST3 : CNT24 PORT MAP(LD = SYNTHESIZED_WIRE_5, 20 CLK = SYNTHESIZED_WIRE_6, DATA = SYNTHESIZED_WIRE_7, CO = SYNTHESIZED_WIRE_20, NUM = HOUR_CUR)。 B2V_INST7 : CNT7 PORT MAP(LD = SYNTHESIZED_WIRE_17, CLK = SYNTHESIZED_WIRE_20, DATA = SYNTHESIZED_WIRE_19, NUM = WEEK_CUR)。同時當 LD 端有低電平輸入時，說明置數(shù)信號（ LD）有效。同時當 LD端有低電平時即置數(shù)信號有效，這時預(yù)置數(shù)就會送入計數(shù)結(jié)果中去，計數(shù)將從預(yù)置值重新累加計數(shù)。 在調(diào)整控制電路的設(shè)計中，通過讀入系統(tǒng)當前工作的各種時間信息進行自加調(diào)整，簡化了預(yù)置值的設(shè) 計，利用狀態(tài)機非常簡單的實現(xiàn)了 8鐘調(diào)整的循環(huán)變化。并進一步熟練了對QuartusII 軟件的操作。 同時我也掌握了做課程設(shè)計的一般流程，為以后的電子設(shè)計這塊積累了一定的經(jīng)驗，為以后從事相關(guān)工作一些幫助。 。最后參照每個模塊把輸入和輸出引腳設(shè)定，運用我們所學(xué)的 VHDL語言進行編程。 在編寫程序的過程中，遇到了很多問題，使我發(fā)現(xiàn)自己以前學(xué)習上存在的不足。 十 系統(tǒng)拓展思路 對于系統(tǒng)的各種控制時鐘信號，可以通過分頻電路對一個給定的合適平率信號進行分頻產(chǎn)生。 圖 8 由圖 9仿真圖可以看出，按下調(diào)整鍵，調(diào)整模式依次經(jīng)過了正常及調(diào)時的各個狀態(tài)，達到設(shè)計要求 . 圖 9 TZKZQ、 VHD仿真圖 系統(tǒng)的硬件驗證 通過系統(tǒng)的仿真和調(diào)試無誤后，連接好硬件電路，再將電源接上，這樣可以防止 FPGA的芯片燒壞 .確認無誤后，將源程序燒寫到硬件電路中，通過觀察硬件電路的運行情況很好， 23 都能達到設(shè)計指標，本次設(shè)計很難成功。 21 圖 6 從圖 7仿真圖可以直觀的看出 ， 本程序首先要讀當前年和月，在對該月的最大天數(shù)進行判斷并將結(jié)果向外輸出。 END。 B2V_INST5 : CNT12 PORT MAP(LD = SYNTHESIZED_WIRE_11, CLK = SYNTHESIZED_WIRE_12, DATA = SYNTHESIZED_WIRE_13, CO = SYNTHESIZED_WIRE_15, NUM = MON_CUR)。 B2V_INST1 : CNT60 PORT MAP(LD = SYNTHESIZED_WIRE_0, CLK = CLK_SEC, DATA = SYNTHESIZED_WIRE_1, CO = SYNTHESIZED_WIRE_3, NUM = SEC_CUR)。 LED_MON = SYNTHESIZED_WIRE_11。 BEGIN LED_MIN = SYNTHESIZED_WIRE_2。 SIGNAL SYNTHESIZED_WIRE_15 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_11 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_7 : STD_LOGIC_VECTOR(4 DOWNTO 0)。 SIGNAL SYNTHESIZED_WIRE_3 : STD_LOGIC。 SIGNAL YEAR_CUR : STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL MON_CUR : STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL HOUR_CUR : STD_LOGIC_VECTOR(4 DOWNTO 0)。 SELOUT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0) )。 SEC : IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 DAY : IN STD_LOGIC_VECTOR(4 DOWNTO 0)。 CO : OUT STD_LOGIC。 END COMPONENT。 CLK : IN STD_LOGIC。 CO : OUT STD_LOGIC。 END COMPONENT。 YEAR : IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 COMPONENT CNT30A PORT(LD : IN STD_LOGIC。 DATA : IN STD_LOGIC_VECTOR(4 DOWNTO 0)。 NUM : OUT STD_LOGIC_VECTOR(5 DOWNTO 0) )。 17 COMPONENT CNT60 PORT(LD : IN STD_LOGIC。 SEC : OUT STD_LOGIC_VECTOR(5 DOWNTO 0)。 DAY : OUT STD_LOGIC_VECTOR(4 DOWNTO 0)。 DAY_EN : OUT STD_LOGIC。 YEAR_CUR : IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 MIN_CUR : IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 CURRUT_MONTH_DAYS : IN STD_LOGIC_VECTOR(4 DOWNTO 0)。 LED_YEAR : OUT STD_LOGIC。 LED_HOUR : OUT STD_LOGIC。 CLK_SEC : IN STD_LOGIC。S DESIGN TOOLS, LOGIC FUNCTIONS AND OTHER SOFTWARE AND TOOLS, AND ITS AMPP PARTNER LOGIC FUNCTIONS, AND ANY OUTPUT FILES FROM ANY OF THE FOREGOING (INCLUDING DEVICE PROGRAMMING OR SIMULATION FILES), AND ANY ASSOCIATED DOCUMENTATION OR INFORMATION ARE EXPRESSLY SUBJECT TO THE TERMS AND CONDITIONS OF THE ALTERA PROGRAM LICENSE SUBSCRIPTION AGREEMENT, ALTERA MEGACORE FUNCTION LICENSE AGREEMENT, OR OTHER APPLICABLE LICENSE AGREEMENT, INCLUDING, WITHOUT LIMITATION, THAT YOUR USE IS FOR THE SOLE PURPOSE OF PROGRAMMING LOGIC DEVICES MANUFACTURED BY ALTERA AND SOLD BY ALTERA OR ITS AUTHORIZED DISTRIBUTORS. PLEASE REFER TO THE APPLICABLE AGREEMENT FOR FURTHER DETAILS. PROGRAM QUARTUS II VERSION VERSION BUILD 151 09/26/2020 SJ FULL VERSION LIBRARY IEEE。 END IF。 ELSE NUM=NUM+1。THEN CURRUT_MONTH_DAYS=TOTAL_DAYS。 ELSIF CLK39。 END CASE。)THEN TOTAL_DAYS=11101。6YUE WHEN1001=TOTAL_DAYS=11110。8YUE WHEN1010=TOTAL_DAYS=11111。1YUE WHEN0011=TOTAL_DAYS=11111。96 WHEN OTHERS =IS_RUNYEAR:=39。88 WHEN1011100=IS_RUNYEAR:=39。80 WHEN1010100=IS_RUNYEAR:=39。72 WHEN1001100=IS_RUNYEAR:=39。64 WHEN1000100=IS_RUNYEAR:=39。56 WHEN0111100=IS_RUNYEAR:=39。48 WHEN0110100=IS_RUNYEAR:=39。30 WHEN0101100=IS_RUNYEAR:=39。32 WHEN0100100=IS_RUNYEAR:=39。24 WHEN0011100=IS_RUNYEAR:=39。16 WHEN0010100=IS_RUNYEAR:=39。8 WHEN0001100=IS_RUNYEAR:=39。0 WHEN0000100=IS_RUNYEAR:=39。 ARCHITECTURE ART2 OF CNT30A IS SIGNAL TOTAL_DAYS:STD_LOGIC_VECTOR(4 DOWNTO 0)。 NUM:BUFFER STD_LOGIC_VECTOR(4 DOWNTO 0)。 CLK: IN STD_LOGIC。 、 CNT30計時電路的 VHDL源程序 LIBRARY IEEE。 END IF。139。EVENT AND CLK=39。 ARCHITECTURE ART1 OF CNT60 IS BEGIN PROCESS(CLK,LD)IS BEGIN IF(LD=39。 DATA:IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 USE 。 END IF。 END IF。 WHEN WEEK_SET=WEEK_EN=39。039。 IF MON=1100 THEN MON=0001。 ELSE DAY=DAY+1。 END IF。 WHEN HOUR_SET=HOUR_EN=39。039。 IF SEC=111011THEN SEC=000000。 WHEN WEEK_SET=MODE=NORMAL。YEAR_EN=39。YEAR_EN=39。 12 WHEN MON_SET=MODE=YEAR_SET。DAY_EN=39。DAY_EN=39。 WHEN HOUR_SET=MODE=DAY_SET。MIN_EN=39。MIN=39。 WHEN SEC_SET=MODE=MIN