【正文】 1 目錄 一、系統(tǒng)設計要求 …………………………………………………… 2 二、 系統(tǒng)設計方案 …………………………………………………… 2 三、 綜合及時電路的設計 …………………………………………… 2 計時電路的設計 …………………………………………………………… 3 計數電路 CNT60、 CNT30計數模塊的具體設計 ……………………… 3 四、 顯示控制電路的設計 …………………………………………… 4 顯示控制電路 ……………………………………………………………… 4 顯示譯碼電路 ……… ……………………………………………………… 4 五、 調整控制電路 TZKZQ 的設計 ………………………………… 5 ……………………………………………………………… 5 加一調整電路……………………………………………………………… 5 TZKZQ的輸入、輸出 …………………………………………………… 5 六、 系統(tǒng)總體電路組裝圖 …………………………………………… 6 七、 主要的 VHDL源程序 ………………………………………… 6 顯示控制電路 ……………… ………………… 6 調整控制電路 ………………………………… 9 計數電路 ………………………………………… 11 計時電路 ………………………………………… 12 系統(tǒng)總體組裝電路的源程序 ………………………………………… 14 八、 系統(tǒng)仿真 /硬件驗證 …………………………………………… 19 ………………………………………………… 19 ………………………………………………… 20 …………………………………………………… 20 ……………………………………………………… 20 系統(tǒng)硬件驗證 …………………………………………………………… 20 九、 設計技巧分析 ………………………………………………… 21 十、 系統(tǒng)拓展思路 ………………………………………………… 21 十一、 系統(tǒng)設計心得體會 …………………………………………… 22 2 一、系統(tǒng)設計要求 設計一 個綜合性的計時系統(tǒng)，要求能實現年、月、日、時、分、秒以及星期的計數等中和計時功能，同時將計數結果通過七段數碼管或 1602液晶顯示。 設計 也 能進行時、分、秒計時的十二小時制或二十四小時制的數字鐘，并具有定時與鬧鐘功能，能在設定的時間發(fā)出鬧鈴音，能非常方便地對 年、月、日‘ 時、分鐘和秒進行手動調節(jié)以校準時間，每逢整點，產生報時音報時。 二、系統(tǒng)設計方案 根據系統(tǒng)的設計要求，綜合設計系統(tǒng)可分為三個主要模塊：綜合計時電路模塊、顯示控制電路模塊和調整控制電路模塊。其綜合控制電路模塊主要用于完成年、月、日、十、分、秒及星 期的計時功能，顯示控制模塊主要用于完成各計時結果的顯示控制和顯示譯碼等相關的功能，調整控制電路主要用于調整及時電路的初始值即校正顯示時間。 三、 綜合及時電路的設計 綜合計時電路可分為計秒電路、計分電路、計時電路、計星期電路、計日電路、計月電路和計年電路等 7個模塊電路，這七個模塊電路分別設置了預置數、計數和進位等功能，其設計如下描述： 掃描顯示模塊 六十進秒計數 六十進分計數 二十四 進時 計數 天計數器 月計數器 年計數器 周計數器 綜 合 計 時 電 路 模 塊 主 控 制 電 路 揚聲器 狀態(tài)顯示 手動 校正 電路 選 擇 鍵 時 鐘 源 系統(tǒng) 復位 3 計秒電路 /計分電路 /計時電路 /計星期電路 / 計日電 路 /計月電路 /計年電路設計 用秒脈沖作為計秒電路的計數時鐘信號，每當計滿 60就會溢出，同時進位位進位，計分電路加 1，同時計秒電路清零并重新計數。 將計秒電路的進位信號作為計分電路的計數時鐘信號，每當計滿 60就會溢出，同時進位位進位，計時電路加 1，同時計分電路清零并重新計數。 將計分電路的進位信號作為計時電路的計數時鐘信號，每當計滿 24或 12就會溢出，同時進位位進位，計星期 /日電路加 1，同時計時電路清零并重新計數。 將計日電路的進位信號作為計星期電路的計數時鐘信號，每當計滿 7就會溢出，計星期電路返回加 1并重新 計數。 將計時電路的進位脈沖信號作為計日電路的計數時鐘信號，通過系統(tǒng)辨認，確定本月總天數后，每當計滿本月天數就會溢出進位，計月電路加 1，計日電路重新計數。 將計日電路的進位信號作為計月電路的計數時鐘信號，每當計滿 12就會溢出進位，計年電路加 1，計月電路返回加 1并重新計數。 將計月電路的進位信號作為計年電路的計數時鐘信號，每當計滿 100就會溢出，計年電路返回加 1并重新計數。 計數電路 CNT60、 CNT30計數模塊的具體設計 CNT60 計數模塊是一個多用計時模塊，它既可以作為計秒電路調用，又可以作為 計分電路調用，如圖 1是其輸入、輸出端口圖，其中，輸入信號 LD為置數控制信號，低電平有效，輸入信號 CLK 是計數時鐘信號，輸入型號 DATA為預置數，輸出信號 NUM為計數結果，輸出信號 CO為計數溢出信號。 圖 1. CNT60計數模塊輸入、輸出端口圖 CNT30 計數模塊是一個計日模塊。由于該計數模塊涉及到大小月及閏年問題，所以CNT30的計數范圍并不是固定不變，存在 2 2 30和 31四種計數情況。圖 2是其輸入、 4 輸出端口圖，其中，輸入信號 LD 為置數控制信號，低電平有效，輸入信號 CLK是 計數時鐘信號，輸入型號 DATA 為預置數，輸入 YEAR 為當前計時的年份數，輸入信號 MONTH為當前計時的月份數，輸出信號 NUM為計數結果，輸出信號 CO為計數溢出信號輸出信號CURRUT_MAX_DAYS為當前月的天數。 圖 2 CNT30計數模塊輸入、輸出端口圖 四、顯示控制電路的設計 顯示主要用數碼管顯示，主要用于顯示當前年、月、日、時、分、秒、及星期，本系統(tǒng)的數據顯示電路可分為兩個子模塊即顯示控制電路和顯示譯碼電路。 顯示控制電路 主要負責完成數據選擇掃描及數碼管選擇信號的產生。數據掃 描選擇輸出，同時對選擇的數據進行 BCD碼轉換等功能 顯示譯碼電路 將用于顯示的 BCD碼數據進行譯碼。 XSKZQ的輸入、輸出端口如圖 3所示。其中，輸入信號 LD為置數控制信號，低電 平 有 效 ， 輸 入 信 號CLK_SCAN是計數時鐘信號，輸入信號 SEC、 MIN、 HOUR、DAY、 MON、 YEAR、 WEEK分別來自計秒電路、計分電路、計時電路、計日電路、計月電路、計年電路和計星期電路等計時電路的計數結果的輸出：輸出信號 BCD為被選擇進行顯示的計時電路的計時結果的 8為 BCD 碼 ， 輸 出 端 5 SELOUT 經外 部的 38譯碼電路譯碼后用于選擇對應計時結果顯示數碼管的公共端 五、調整控制電路 TZKZQ 的設計 調整控制電路 TZKZQ主要有狀態(tài)切換模塊和加一調整模塊，狀態(tài)切換模塊主要負責切換正常時間計數模式和時間調整模式并負責切換調整那個時間塊的狀態(tài)，加一調整模塊主要用于對年、月、日、時、分、秒及星期的加一調整，調整調正常的時間是運作。 在狀態(tài)的切換過程中，被選著的狀態(tài)所對應的二極管點亮，沒被選著的狀態(tài)調整所對應的發(fā)光二極管就熄滅，以便調試，被選中的狀態(tài)就可以用加一按鍵進行相應的時間調整，知道調 整的正確的時間 加一調整電路 主要對年、月、日、時、分、秒及星期的加一調整，是本設計很重要的部分，以防止電或出現異常情況出現時間錯亂，這時就要對相應的時間模塊進行調整，直到對應真確的當地時間。 TZKZQ的輸入、輸出 圖 4是其輸入、輸出端口圖，其中輸入信號 KEY[1..0]為鍵盤信號，當 KEY=10時表示按下了設置鍵，系統(tǒng)切換到下一狀態(tài)，當 KEY=10時表示按下了調整鍵，系統(tǒng)進行自加一。輸入信號 CLK_KEY為按鍵掃描時鐘信號，輸入信號 YEAR_CUR、 MON_CUR、 DAY_CUR、 HOUR_CUR、 MIN_CUR、 SEC_CUR、 WEEK_CUR、 CURRENT_MAX_CUR為各計時電路輸出的當前計時結果的反饋值，輸出信號 YEAR_EN、 MON_EN、 DAY_EN、 HOUR_CEN、 MIN_EN、 SEC_EN、 WEEK_EN 為各計時電路的異步置數使能信號；輸出信號 SEC 、 MIN 、 HOUR、 DAY 、 MON 、 YEAR、 WEEK 為調整后對應時間預置的數。 圖 4 TZKZQ輸入、輸出端口圖 6 六、系統(tǒng)總體電路圖的設計 經過系統(tǒng)的分析，系統(tǒng)的電路圖由 調節(jié)控制電路、顯示控制電路和和綜合計時電路組轉而成。由于排版原因，本綜合計時系統(tǒng)的組裝電路原理圖在（下一頁） 7 七、主要 VHDL源程序 顯示控制電路 DISPLAY的 VHDL源程序 LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY DISPLAY IS PORT(CLK_SCAN:IN STD_LOGIC。 SEC,MIN:IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 HOUR:IN STD_LOGIC_VECTOR(4 DOWNTO 0)。 DAY:IN STD_LOGIC_VECTOR(4 DOWNTO 0)。 MON:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 YEAR:IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 WEEK:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 SELOUT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 BCD_DATA:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END ENTITY DISPLAY。 ARCHITECTURE ART3 OF DISPLAY IS SIGNAL TEMP:INTEGER RANGE 0 TO 99。 SIGNAL CNT:STD_LOGIC_VECTOR(2 DOWNTO 0)。 BEGIN PROCESS(CLK_SCAN)IS BEGIN IF CLK_SCAN39。EVENT AND CLK_SCAN=39。139。THEN 8 IF CNT=111THEN CNT=000。 ELSE CNT=CNT+39。139。 END IF。 END IF。 END PROCESS。 SELOUT=CNT。 PROCESS(CNT)IS BEGIN