【導(dǎo)讀】計數(shù)電路CNT60、CNT30計數(shù)模塊的具體設(shè)計………………………和計時功能，同時將計數(shù)結(jié)果通過七段數(shù)碼管或1602液晶顯示。鬧鈴音，能非常方便地對年、月、日‘時、分鐘和秒進(jìn)行手動調(diào)節(jié)以校準(zhǔn)時間，每逢整點，產(chǎn)生報時音報時。其綜合控制電路模塊主要用于完成年、月、日、十、分、的功能，調(diào)整控制電路主要用于調(diào)整及時電路的初始值即校正顯示時間。年電路加1，計月電路返回加1并重新計數(shù)。果，輸出信號CO為計數(shù)溢出信號。由于該計數(shù)模塊涉及到大小月及閏年問題，所以。CNT30的計數(shù)范圍并不是固定不變，存在28、29、30和31四種計數(shù)情況。CURRUT_MAX_DAYS為當(dāng)前月的天數(shù)。的數(shù)據(jù)顯示電路可分為兩個子模塊即顯示控制電路和顯示譯碼電路。主要負(fù)責(zé)完成數(shù)據(jù)選擇掃描及數(shù)碼管選擇信號的產(chǎn)生。出端口如圖3所示。CLK_SCAN是計數(shù)時鐘信號，

　　

【正文】 DOWNTO 0)。 SIGNAL MAS_DAYS : STD_LOGIC_VECTOR(4 DOWNTO 0)。 SIGNAL MAX_DAYS : STD_LOGIC_VECTOR(4 DOWNTO 0)。 SIGNAL MIN_CUR : STD_LOGIC_VECTOR(5 DOWNTO 0)。 SIGNAL MON_CUR : STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL SEC_CUR : STD_LOGIC_VECTOR(5 DOWNTO 0)。 SIGNAL SEL_OUT : STD_LOGIC_VECTOR(2 DOWNTO 0)。 SIGNAL WEEK_CUR : STD_LOGIC_VECTOR(2 DOWNTO 0)。 SIGNAL YEAR_CUR : STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC_VECTOR(5 DOWNTO 0)。 SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_3 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_4 : STD_LOGIC_VECTOR(5 DOWNTO 0)。 SIGNAL SYNTHESIZED_WIRE_5 : STD_LOGIC。 19 SIGNAL SYNTHESIZED_WIRE_6 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_7 : STD_LOGIC_VECTOR(4 DOWNTO 0)。 SIGNAL SYNTHESIZED_WIRE_8 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_20 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_10 : STD_LOGIC_VECTOR(4 DOWNTO 0)。 SIGNAL SYNTHESIZED_WIRE_11 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_12 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_13 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL SYNTHESIZED_WIRE_14 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_15 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_16 : STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL SYNTHESIZED_WIRE_17 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_19 : STD_LOGIC_VECTOR(2 DOWNTO 0)。 BEGIN LED_MIN = SYNTHESIZED_WIRE_2。 LED_HOUR = SYNTHESIZED_WIRE_5。 LED_SEC = SYNTHESIZED_WIRE_0。 LED_DAY = SYNTHESIZED_WIRE_8。 LED_MON = SYNTHESIZED_WIRE_11。 LED_YEAR = SYNTHESIZED_WIRE_14。 LED_WEEK = SYNTHESIZED_WIRE_17。 B2V_INST : TZKZQ PORT MAP(CLK_KEY = CLK_KEY, CURRUT_MONTH_DAYS = MAX_DAYS, DAY_CUR = DAY_CUR, HOUR_CUR = HOUR_CUR, KEY = KEY, MIN_CUR = MIN_CUR, MON_CUR = MON_CUR, SEC_CUR = SEC_CUR, WEEK_CUR = WEEK_CUR, YEAR_CUR = YEAR_CUR, SEC_EN = SYNTHESIZED_WIRE_0, MIN_EN = SYNTHESIZED_WIRE_2, HOUR_EN = SYNTHESIZED_WIRE_5, DAY_EN = SYNTHESIZED_WIRE_8, MON_EN = SYNTHESIZED_WIRE_11, YEAR_EN = SYNTHESIZED_WIRE_14, WEEK_EN = SYNTHESIZED_WIRE_17, DAY = SYNTHESIZED_WIRE_10, HOUR = SYNTHESIZED_WIRE_7, MIN = SYNTHESIZED_WIRE_4, MON = SYNTHESIZED_WIRE_13, SEC = SYNTHESIZED_WIRE_1, WEEK = SYNTHESIZED_WIRE_19, YEAR = SYNTHESIZED_WIRE_16)。 B2V_INST1 : CNT60 PORT MAP(LD = SYNTHESIZED_WIRE_0, CLK = CLK_SEC, DATA = SYNTHESIZED_WIRE_1, CO = SYNTHESIZED_WIRE_3, NUM = SEC_CUR)。 B2V_INST2 : CNT60 PORT MAP(LD = SYNTHESIZED_WIRE_2, CLK = SYNTHESIZED_WIRE_3, DATA = SYNTHESIZED_WIRE_4, CO = SYNTHESIZED_WIRE_6, NUM = MIN_CUR)。 B2V_INST3 : CNT24 PORT MAP(LD = SYNTHESIZED_WIRE_5, 20 CLK = SYNTHESIZED_WIRE_6, DATA = SYNTHESIZED_WIRE_7, CO = SYNTHESIZED_WIRE_20, NUM = HOUR_CUR)。 B2V_INST4 : CNT30A PORT MAP(LD = SYNTHESIZED_WIRE_8, CLK = SYNTHESIZED_WIRE_20, DATA = SYNTHESIZED_WIRE_10, MONTH = MON_CUR, YEAR = YEAR_CUR, CO = SYNTHESIZED_WIRE_12, NUM = DAY_CUR)。 B2V_INST5 : CNT12 PORT MAP(LD = SYNTHESIZED_WIRE_11, CLK = SYNTHESIZED_WIRE_12, DATA = SYNTHESIZED_WIRE_13, CO = SYNTHESIZED_WIRE_15, NUM = MON_CUR)。 B2V_INST6 : CNT100 PORT MAP(LD = SYNTHESIZED_WIRE_14, CLK = SYNTHESIZED_WIRE_15, DATA = SYNTHESIZED_WIRE_16, NUM = YEAR_CUR)。 B2V_INST7 : CNT7 PORT MAP(LD = SYNTHESIZED_WIRE_17, CLK = SYNTHESIZED_WIRE_20, DATA = SYNTHESIZED_WIRE_19, NUM = WEEK_CUR)。 B2V_INST8 : DISPLAY PORT MAP(CLK_SCAN = CLK_SCAN, DAY = DAY_CUR, HOUR = HOUR_CUR, MIN = MIN_CUR, MON = MON_CUR, SEC = SEC_CUR, WEEK = WEEK_CUR, YEAR = YEAR_CUR)。 END。 八、系統(tǒng)仿真 /硬件驗證 、 從圖 6仿真圖可以直觀的看出，本源程序?qū)崿F(xiàn)了 0到 59的循環(huán)計數(shù)，每當(dāng)計 2滿時，計數(shù)模塊就會輸出一個進(jìn)位信號。同時當(dāng) LD 端有低電平輸入時，說明置數(shù)信號（ LD）有效。將預(yù)置數(shù)送入計數(shù)結(jié)果中去并計數(shù)模塊從預(yù)置數(shù)開始重新計數(shù)。 21 圖 6 從圖 7仿真圖可以直觀的看出 ， 本程序首先要讀當(dāng)前年和月，在對該月的最大天數(shù)進(jìn)行判斷并將結(jié)果向外輸出。在正常計數(shù)過程中，本模塊電路實現(xiàn)了從 0到最大天數(shù)的循環(huán) 計數(shù)，每當(dāng)計數(shù)到最大值就會溢出，向前進(jìn)位。同時當(dāng) LD端有低電平時即置數(shù)信號有效，這時預(yù)置數(shù)就會送入計數(shù)結(jié)果中去，計數(shù)將從預(yù)置值重新累加計數(shù)。 22 圖 7 由圖 8仿真圖易看出，分別選擇對應(yīng)的輸入數(shù)據(jù)輸出，達(dá)到設(shè)計要求。 圖 8 由圖 9仿真圖可以看出，按下調(diào)整鍵，調(diào)整模式依次經(jīng)過了正常及調(diào)時的各個狀態(tài)，達(dá)到設(shè)計要求 . 圖 9 TZKZQ、 VHD仿真圖 系統(tǒng)的硬件驗證 通過系統(tǒng)的仿真和調(diào)試無誤后，連接好硬件電路，再將電源接上，這樣可以防止 FPGA的芯片燒壞 .確認(rèn)無誤后，將源程序燒寫到硬件電路中，通過觀察硬件電路的運(yùn)行情況很好， 23 都能達(dá)到設(shè)計指標(biāo)，本次設(shè)計很難成功。 九 設(shè)計技巧分析 在顯示控制電路的設(shè)計中，利用動態(tài)掃描顯示的原理，即簡化了顯示譯碼驅(qū)動電路的設(shè)計，有節(jié)約了硬件的 I/O口，同時還減小了系統(tǒng)的驅(qū)動電流及功耗等，在實際使用中非常有價值。 在調(diào)整控制電路的設(shè)計中，通過讀入系統(tǒng)當(dāng)前工作的各種時間信息進(jìn)行自加調(diào)整，簡化了預(yù)置值的設(shè) 計，利用狀態(tài)機(jī)非常簡單的實現(xiàn)了 8鐘調(diào)整的循環(huán)變化。 在計時電路的設(shè)計中，利用 CNT60 計時的模塊化，其他的計時模塊在此基礎(chǔ)上修改一點點就可以了，大大減輕了設(shè)計的工作量。 十 系統(tǒng)拓展思路 對于系統(tǒng)的各種控制時鐘信號，可以通過分頻電路對一個給定的合適平率信號進(jìn)行分頻產(chǎn)生。 設(shè)計系統(tǒng)工作的外圍電路，系統(tǒng)用方波信號源、直流工作電源、彩燈控制的驅(qū)動電路 除了要求設(shè)計調(diào)試程序、外圍電路外，還要求設(shè)計制作整個系統(tǒng)，包括 PCB 的制作 十一 設(shè)計心得體會 通過這次課程設(shè)計，我進(jìn)一步加深了對電子設(shè)計自動化的了解。并進(jìn)一步熟練了對QuartusII 軟件的操作。 EDA 這門課程再也不像學(xué)習(xí)理論般那么空洞，有了更加貼切的了解及運(yùn)用。 在編寫程序的過程中，遇到了很多問題，使我發(fā)現(xiàn)自己以前學(xué)習(xí)上存在的不足。通過與同學(xué)探討和請教老師，終于把問題都解決了，并加深了對數(shù)字時鐘原理和設(shè)計思路的了解。 同時我也掌握了做課程設(shè)計的一般流程，為以后的電子設(shè)計這塊積累了一定的經(jīng)驗，為以后從事相關(guān)工作一些幫助。 做課程設(shè)計時，先查閱相關(guān)知 識，把原理吃透，確定一個大的設(shè)計方向，在按照這個方向分模塊的把要實現(xiàn)的功能用流程圖的形式展示。最后參照每個模塊把輸入和輸出引腳設(shè)定，運(yùn)用我們所學(xué)的 VHDL語言進(jìn)行編程。總之，通過這次的設(shè)計，進(jìn)一步了解了 EDA技術(shù)，收獲很大，對軟件編程、排錯調(diào)試、相關(guān)儀器設(shè)備的使用技能等方面得到較全面的鍛煉和提高。