【正文】 YEAR_CUR:IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 DAY:BUFFER STD_LOGIC_VECTOR(4 DOWNTO 0)。THEN IF KEY=01THEN SEC_EN=39。MON_EN=39。SEC_EN=39。 WHEN MIN_SET=MODE=HOUR_SET。HOUR_EN=39。MON_EN=39。 WHEN YEAR_SET=MODE=WEEK_SET。 ELSIF KEY=10THEN CASE MODE IS WHEN SEC_SET=SEC_EN=39。IF59 ELSE MIN=MIN+1。039。 END IF。 IF WEEK=111 THEN WEEK=001。 END ARCHITECTURE ART4。 CO:OUT STD_LOGIC)。THEN IF NUM=111011THEN NUM=000000。 END PROCESS。 MONTH:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN CASE YEAR IS WHEN0000000=IS_RUNYEAR:=39。12 WHEN0010000=IS_RUNYEAR:=39。28 WHEN0100000=IS_RUNYEAR:=39。44 WHEN0110000=IS_RUNYEAR:=39。60 WHEN1000000=IS_RUNYEAR:=39。76 WHEN1010000=IS_RUNYEAR:=39。92 WHEN1100000=IS_RUNYEAR:=39。5YUE WHEN0111=TOTAL_DAYS=11111。11YUE WHEN0010=IF(IS_RUNYEAR=39。039。CO=39。 END ARCHITECTURE ART2。 KEY : IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 END SHUZISHIZHONG。 SEC_CUR : IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 YEAR_EN : OUT STD_LOGIC。 YEAR : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) )。 COMPONENT CNT24 PORT(LD : IN STD_LOGIC。 DATA : IN STD_LOGIC_VECTOR(4 DOWNTO 0)。 CLK : IN STD_LOGIC。 CO : OUT STD_LOGIC。 END COMPONENT。 YEAR : IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL MAX_DAYS : STD_LOGIC_VECTOR(4 DOWNTO 0)。 SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC_VECTOR(5 DOWNTO 0)。 SIGNAL SYNTHESIZED_WIRE_20 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_17 : STD_LOGIC。 LED_WEEK = SYNTHESIZED_WIRE_17。 B2V_INST7 : CNT7 PORT MAP(LD = SYNTHESIZED_WIRE_17, CLK = SYNTHESIZED_WIRE_20, DATA = SYNTHESIZED_WIRE_19, NUM = WEEK_CUR)。同時(shí)當(dāng) LD端有低電平時(shí)即置數(shù)信號(hào)有效，這時(shí)預(yù)置數(shù)就會(huì)送入計(jì)數(shù)結(jié)果中去，計(jì)數(shù)將從預(yù)置值重新累加計(jì)數(shù)。并進(jìn)一步熟練了對(duì)QuartusII 軟件的操作。 。 在編寫程序的過程中，遇到了很多問題，使我發(fā)現(xiàn)自己以前學(xué)習(xí)上存在的不足。 圖 8 由圖 9仿真圖可以看出，按下調(diào)整鍵，調(diào)整模式依次經(jīng)過了正常及調(diào)時(shí)的各個(gè)狀態(tài)，達(dá)到設(shè)計(jì)要求 . 圖 9 TZKZQ、 VHD仿真圖 系統(tǒng)的硬件驗(yàn)證 通過系統(tǒng)的仿真和調(diào)試無誤后，連接好硬件電路，再將電源接上，這樣可以防止 FPGA的芯片燒壞 .確認(rèn)無誤后，將源程序燒寫到硬件電路中，通過觀察硬件電路的運(yùn)行情況很好， 23 都能達(dá)到設(shè)計(jì)指標(biāo)，本次設(shè)計(jì)很難成功。 END。 B2V_INST1 : CNT60 PORT MAP(LD = SYNTHESIZED_WIRE_0, CLK = CLK_SEC, DATA = SYNTHESIZED_WIRE_1, CO = SYNTHESIZED_WIRE_3, NUM = SEC_CUR)。 BEGIN LED_MIN = SYNTHESIZED_WIRE_2。 SIGNAL SYNTHESIZED_WIRE_11 : STD_LOGIC。 SIGNAL SYNTHESIZED_WIRE_3 : STD_LOGIC。 SIGNAL MON_CUR : STD_LOGIC_VECTOR(3 DOWNTO 0)。 SELOUT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0) )。 DAY : IN STD_LOGIC_VECTOR(4 DOWNTO 0)。 END COMPONENT。 CO : OUT STD_LOGIC。 YEAR : IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 DATA : IN STD_LOGIC_VECTOR(4 DOWNTO 0)。 17 COMPONENT CNT60 PORT(LD : IN STD_LOGIC。 DAY : OUT STD_LOGIC_VECTOR(4 DOWNTO 0)。 YEAR_CUR : IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 CURRUT_MONTH_DAYS : IN STD_LOGIC_VECTOR(4 DOWNTO 0)。 LED_HOUR : OUT STD_LOGIC。S DESIGN TOOLS, LOGIC FUNCTIONS AND OTHER SOFTWARE AND TOOLS, AND ITS AMPP PARTNER LOGIC FUNCTIONS, AND ANY OUTPUT FILES FROM ANY OF THE FOREGOING (INCLUDING DEVICE PROGRAMMING OR SIMULATION FILES), AND ANY ASSOCIATED DOCUMENTATION OR INFORMATION ARE EXPRESSLY SUBJECT TO THE TERMS AND CONDITIONS OF THE ALTERA PROGRAM LICENSE SUBSCRIPTION AGREEMENT, ALTERA MEGACORE FUNCTION LICENSE AGREEMENT, OR OTHER APPLICABLE LICENSE AGREEMENT, INCLUDING, WITHOUT LIMITATION, THAT YOUR USE IS FOR THE SOLE PURPOSE OF PROGRAMMING LOGIC DEVICES MANUFACTURED BY ALTERA AND SOLD BY ALTERA OR ITS AUTHORIZED DISTRIBUTORS. PLEASE REFER TO THE APPLICABLE AGREEMENT FOR FURTHER DETAILS. PROGRAM QUARTUS II VERSION VERSION BUILD 151 09/26/2020 SJ FULL VERSION LIBRARY IEEE。 ELSE NUM=NUM+1。 ELSIF CLK39。)THEN TOTAL_DAYS=11101。8YUE WHEN1010=TOTAL_DAYS=11111。96 WHEN OTHERS =IS_RUNYEAR:=39。80 WHEN1010100=IS_RUNYEAR:=39。64 WHEN1000100=IS_RUNYEAR:=39。48 WHEN0110100=IS_RUNYEAR:=39。32 WHEN0100100=IS_RUNYEAR:=39。16 WHEN0010100=IS_RUNYEAR:=39。0 WHEN0000100=IS_RUNYEAR:=39。 NUM:BUFFER STD_LOGIC_VECTOR(4 DOWNTO 0)。 、 CNT30計(jì)時(shí)電路的 VHDL源程序 LIBRARY IEEE。139。 ARCHITECTURE ART1 OF CNT60 IS BEGIN PROCESS(CLK,LD)IS BEGIN IF(LD=39。 USE 。 END IF。039。 ELSE DAY=DAY+1。 WHEN HOUR_SET=HOUR_EN=39。 IF SEC=111011THEN SEC=000000。YEAR_EN=39。 12 WHEN MON_SET=MODE=YEAR_SET。DAY_EN=39。MIN_EN=39。 WHEN SEC_SET=MODE=MIN_SET。YEAR_EN=39。MIN_EN=39。 END ENTITY TZKZQ。 DAY_CUR:IN STD_LOGIC_VECTOR(4 DOWNTO 0)。 SEC_EN,MIN_EN,HOUR_EN, DAY_EN,MON_EN,YEAR_EN, WEEK_EN:OUT STD_LOGIC。 WHEN OTHERS=BCD_DATA=00000000。 WHEN 92=BCD_DATA=10010010。 WHEN 84=BCD_DATA=10000100。 WHEN 76=BCD_DATA=01110110。 WHEN 68=BCD_DATA=01101000。 WHEN 60=BCD_DATA=01100000。 WHEN 52=BCD_DATA=01010010。 WHE