【正文】 的解決方案之一。 DDS 具有較高的頻率分辨率，可實(shí)現(xiàn)快速的頻率切換且在頻率改變時(shí)能夠保持相位的連續(xù)，很容易實(shí)現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制。 隨著微電子技術(shù)的飛速發(fā)展，目前市場(chǎng)上性能優(yōu)良的 DDS 產(chǎn)品不斷推出 ， 主要有Qualm、 AD、 Sciteg 和 Stanford 等公司單片電路 。而利用 可編程邏輯門(mén)陣列FPGA（ Field Programmable Logic Gate Array） 則可以根據(jù)需要方便地實(shí)現(xiàn)各種比較復(fù)雜的調(diào)頻、調(diào)相和調(diào)幅功能，具有良好的實(shí)用性。 [2] 就本例而言，我們的設(shè)計(jì)要求功能靈活，而且盡可能的留下擴(kuò)展的空間，我們固然可以應(yīng)用專(zhuān)用的 DDS 芯片來(lái)實(shí)現(xiàn)，但是采用 FPGA 來(lái)實(shí)現(xiàn) ,不僅能夠讓我們盡可能的熟悉可編程器件的選擇，而且能使我們熟悉硬件描述編程語(yǔ)言 VHDL（ Very High Speed Integrated Circuit Hardware Description Language）和相關(guān)的開(kāi)發(fā)環(huán)境。 總體設(shè)計(jì)任務(wù) 設(shè)計(jì)一個(gè)基于 FPGA 的直接數(shù)字頻率合成系統(tǒng)。 3 設(shè)計(jì)思路及原理 DDS 的工作原理是以數(shù)控振蕩器的方式產(chǎn)生頻率、相位可控制的正弦波。輸入控制電路負(fù)責(zé)采集頻率字和溫度值并進(jìn)行轉(zhuǎn)換， 相位累加器由 N 位全加器和 N 位累加寄存器級(jí)聯(lián)而成，對(duì)代表頻率的 2 進(jìn)制碼進(jìn)行累加運(yùn)算，是典型的反饋電路，產(chǎn)生累加結(jié)果。讀出的數(shù)據(jù)送入 D/A 轉(zhuǎn)換器和低通濾波器。 具體工作過(guò)程 相位累加器是整個(gè) DDS 的核心，它由 N 位加法器和 N 位相位寄存器級(jí)聯(lián)構(gòu)成，類(lèi)似一個(gè)簡(jiǎn)單的加法器，完成相位累加的功能。當(dāng)相位累加器累加滿(mǎn)量時(shí)，就會(huì)產(chǎn)生一次溢出，完成一個(gè)周期性的動(dòng)作，這個(gè)周期就是合成信號(hào)的一個(gè)周 期，累加器的溢出頻率就是 DDS 的合成信號(hào)頻率。 正弦 ROM 查找表的作用是完成相位 — 幅度的查表轉(zhuǎn)換。再經(jīng) D/A 轉(zhuǎn)換器得到相應(yīng)的階梯波，最后經(jīng)過(guò)低通濾波器對(duì)階梯波進(jìn)行平滑處理， 衰減和濾除不需要的取樣分量 ，得到由輸入頻率字決定的連續(xù)變化的輸出正弦波。由于頻率字是由前級(jí)的模擬器件產(chǎn)生， 難免會(huì)受到較大溫度工作范圍的影響而產(chǎn)生漂移，而且我們得到的輸入頻率字并不與我們的直接數(shù)字合成芯片所需要的數(shù)字相匹配，因此我們用單片機(jī)讀入頻率字和數(shù)字溫度傳感器的數(shù)字溫度輸入通過(guò)查表轉(zhuǎn)換的方法轉(zhuǎn)為與芯片相匹配的數(shù)據(jù)，利用不同的溫度值下輸出不同的控制字實(shí)現(xiàn)。 模擬部分包括 D/A 轉(zhuǎn)換器和低通濾波器， D/A 轉(zhuǎn)換器作用是將合成的數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)， D/A 轉(zhuǎn)換器輸出的模擬鋸齒信號(hào)再經(jīng)過(guò)低通濾波產(chǎn)生平滑的正弦信號(hào)。系統(tǒng)總體框圖如圖 所示。 相位累 加器是實(shí)現(xiàn) DDS 的核心，它由一個(gè) 10 位字長(zhǎng)的二進(jìn)制加法器和一個(gè)固定時(shí)鐘脈沖取樣的 10 位相位寄存器組成。對(duì)上式進(jìn)行離散化處理，以便能用數(shù)字邏輯實(shí)現(xiàn)。 Tclk= 2π fout/ fclk 單片機(jī) AT89S52 D/A 轉(zhuǎn)換 MAX507 FPGA FLEX10K 溫度傳感器DS18B20 數(shù)字輸入 低通 濾波 信號(hào)輸出 圖 DDS 總體設(shè)計(jì)框圖 6 式中， fclk 為 clk 的頻率， 為了對(duì)信號(hào)進(jìn)行數(shù)字量化，把信號(hào)切割成 2N份，由此每個(gè)clk 周期的相位增量用量化值來(lái)表述，則 BΔθ ≈ Δθ fout/ fclk 由上式可知，相位增量量化值 BΔθ 與輸出頻率 fout 為線性關(guān)系。 顯然， 信號(hào)發(fā)生器的輸出可描述為： Sout=Asin（θ k1+Δθ） =Asin[2π θ k1/2π 由上面的推導(dǎo)，可以看出，只要對(duì)相位的量化值進(jìn)行簡(jiǎn)單的累加運(yùn)算，就可以得到正弦信號(hào)的當(dāng)前相位值，而用于累加的相位增量量化值 BΔθ 決定了信號(hào)的輸出頻率 fout，并呈現(xiàn)簡(jiǎn)單的線性關(guān)系。 [4] 由于受到 FPGA 芯片資源限制，所能達(dá)到的頻率不是很高，范圍也不是很廣。在實(shí) 際情況中受低通濾波器的限制，一般 fomax=40% fclk=300KHz，滿(mǎn)足系統(tǒng)要求的最高輸出頻率 256KHz 的要求 。 fout/ fclk， 注意 BΔθ 要取整，有時(shí)會(huì)有誤差。 圖 Quartus II 開(kāi)始向?qū)Ы缑? 7 Quartus II 軟件 是 Altera 公司新一代 PLD 開(kāi)發(fā)軟件，適合大規(guī)模 FPGA 的開(kāi)發(fā) ， 支持Altera 最新的 FPGA 和 CPLD，其向?qū)Ы缑嫒鐖D 所示， Quartus II 軟件用來(lái)進(jìn)行所 有新的設(shè)計(jì)。 Quartus II軟件目前包括一個(gè) MAX+PLUS II 用戶(hù)界面設(shè)置，用戶(hù)能夠輕松的從 MAX+PLUS II 軟件轉(zhuǎn)換到 Quartus II。 Quartus II 可以產(chǎn)生并識(shí)別 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog HDL網(wǎng) 表文件，為其他 EDA 工具提供了方便的接口；可以在 Quartus II 集成環(huán)境中自動(dòng)運(yùn)行其他 EDA 工具。 HDL設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的良好形式，除 IEEE 標(biāo)準(zhǔn)中 VHDL 與 Verilog HDL 兩種形式外，尚有各自 FPGA 廠家推出的專(zhuān)用語(yǔ)言，如 Quartus 下的 AHDL。如 Quartus 與 Foundation 都可以把 EDIF 網(wǎng)表作為輸入網(wǎng)表而直接進(jìn)行布局布線，布局布線后，可再將生成的相應(yīng)文件交給第三方進(jìn)行后續(xù)處理。也就是是說(shuō)，被綜合的文件是 HDL 文件（或相應(yīng)文件等），綜合的依據(jù)是邏輯設(shè)計(jì)的描述和各種約束條件，綜合的結(jié)果則是一個(gè)硬件電路的實(shí)現(xiàn)方案，該方案必須同時(shí)滿(mǎn)足預(yù)期的功能和約束條件。因此，綜合的過(guò)程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過(guò)程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān)。仿真是指使用設(shè)計(jì)軟件包對(duì) 輸 入 原 理 圖/VHDL 代碼 設(shè)計(jì)綜合 功能仿真 及 波形分 析 行為 仿真 驗(yàn)證 轉(zhuǎn)換映射 FPGA 配置 時(shí)序分析 編程下載 /配置 和硬件測(cè)試 圖 Quartus II 軟件設(shè)計(jì)開(kāi)發(fā)流程圖 8 已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況。 ④ 設(shè)計(jì)實(shí)現(xiàn) 實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件（如配置文件與相關(guān)報(bào)告）。因其支持增量設(shè)計(jì)，可以使其重復(fù)多次布線，且每次布線利用上一次布線信息以使布線更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo)。 ⑤ 時(shí)序分析 在設(shè)計(jì)實(shí)現(xiàn)過(guò)程中，在映射后需要對(duì)一個(gè)設(shè)計(jì)的實(shí)際功能塊的延時(shí)和估計(jì)的布線延時(shí)進(jìn)行時(shí)序分析；而 在布局布線后，也要對(duì)實(shí)際布局布線的功能塊延時(shí)和實(shí)際布線延時(shí)進(jìn)行靜態(tài)時(shí)序分析。靜態(tài)時(shí)序分析器可以用來(lái)檢查設(shè)計(jì)的邏輯和時(shí)序，以便計(jì)算各性能，識(shí)別可靠的蹤跡，檢測(cè)建立和保持時(shí)間的配合，時(shí)序分析器不要求用戶(hù)產(chǎn)生輸入激勵(lì)或測(cè)試矢量。 FPGA 設(shè)計(jì)有兩種配置形式：直接由計(jì)算機(jī)經(jīng)過(guò)專(zhuān)用下載電纜進(jìn)行配置；由外圍配置芯片進(jìn)行上電時(shí)自動(dòng)配置。電路驗(yàn)證對(duì) FPGA 投片生產(chǎn)具有較大意義。 use 。 use 。 Altera LPM use 。 輸入頻率字位寬 adder_width : integer := 10。 正弦 ROM 表地址位寬 9 rom_d_width : integer := 10)。 DDS 合成時(shí)鐘 freqin: in std_logic_vector (freq_width1 downto 0)。 DDS 輸出 end entity ddsc。 signal romaddr : std_logic_vector(romad_width1 downto 0)。 begin process (clk) begin if(clk39。139。 頻率字輸入同步 acc = acc + freqw。 end process。 sinrom sim_rom : lpm_rom LPM_rom 調(diào)用 generic map (lpm_width = rom_d_width, lpm_widthad = romad_width, lpm_address_control = UNREGISTERED, lpm_outdate = REGISTERED, lpm_file = ) 指向 rom 文件 PORT MAP ( outclock = clk,address = romaddr,q = ddsout )。 這段程序中的正弦 ROM 查找表是采用了 Altera 的 LPM_ROM 模塊，所以該程序必須在 Altera 含有 EAB（嵌入式陣列塊）的器件上使用，如 FLEX10K 系列，也可以經(jīng)過(guò)適當(dāng)?shù)霓D(zhuǎn)化，在其他 FPGA 上實(shí)現(xiàn)時(shí)，使用其他 FPGA 廠家的 ROM 模塊。 在上面的程序中大量使用了 generic語(yǔ)句，是為了便于在 DDS主模塊調(diào)用時(shí)更改設(shè) 計(jì)，并放大使 VHDL 程序便于閱讀。 簡(jiǎn)易頻率合成器 10 DDS(10bit 頻率字 ,1024 points 10bit out) library ieee。 entity ddsall is port( sysclk : in std_logic。 DDS 輸出 fpin : in std_logic_vector(9 downto 0))。 architecture behave of ddsall is ponent ddsc is generic( freq_width : integer := 10。 累加器位寬 romad_width : integer := 10。 DDS 合成時(shí)鐘 freqin:in std_logic_vector(freq_width1 downto 0)。 DDS 輸出 end ponent ddsc。 signal freqind : std_logic_vector(9 downto 0)。 clk = sysclk。event and sysclk = 39。) then freqind(9 downto 0) = fpin。 end process。 ROM查找表模塊 FPGA 的結(jié)構(gòu)是由基于半定制門(mén)陳列的設(shè)計(jì)思想而得到的。 FPGA 的結(jié)構(gòu)主要分為三部分 : 可編程邏輯塊、可編程IO 模塊、可編程內(nèi)部連線。在此，選用 FLEX10K系列 FPGA作為目標(biāo)芯片。它是查找表型 FPGA , 由輸入－輸出控制模塊 ( IOC )、嵌入式陣列塊 (EAB)、邏輯陣列塊 (LAB)和快速通道 (FASTTRACK)構(gòu)成。每一個(gè) EAB有容量為 2048位的 RAM , 可配置為存儲(chǔ)器或邏輯函數(shù)， FLEX10K系列中不同型號(hào)的芯片其中包含的 EAB的數(shù)目不同 , FLEX10K10有 3個(gè) EAB。本設(shè)計(jì)利用LPM ROM核預(yù)置正弦查找表在 FPGA上。 ROM查找表在整個(gè)設(shè)計(jì)中是一個(gè)比較重要的部分 ， 為了保證波形的平滑，設(shè)計(jì)時(shí)可將一個(gè)周期分為 1024個(gè)點(diǎn)。因此，應(yīng)當(dāng)用 C語(yǔ)言描述正弦方程式，最后再將其轉(zhuǎn)化為 所需的 mif文件。float s。i1024。 printf(%d : %d。 } } 把上述 C 程序編譯成程序后，在 DOS 命令行下執(zhí)行： program 。本設(shè)計(jì)中各參數(shù)設(shè)置如下： LPM_WIDTH =10； LPM_WIDTHAD=10； LPM_OUTDATA=”UNREGISTERED”； LPM_ADDRESS_CONTROL=UNREGISTERED； LPM_FILE=” 實(shí)際上， DDS 還可以產(chǎn)生任意頻率的正弦信號(hào)發(fā)生器，可用來(lái)作任意波形發(fā)生器， 12 只要改變 ROM 查找表中的數(shù)據(jù)就可以 實(shí)現(xiàn)，程序中介紹了正弦波形實(shí)現(xiàn)，直接頻率合成技術(shù)還有一個(gè)很重要的為了讓頻率發(fā)生器產(chǎn)生任意波形，從上面直接數(shù)字頻率合成的原理可知，其輸出波形取決于波形存儲(chǔ)器的數(shù)據(jù)。目前有以下幾種方法 [7]。對(duì)經(jīng)常使用的定了“形”的數(shù)據(jù)，可將數(shù)據(jù)固化于 ROM 或存入非易失性 RAM 中，以便反復(fù)使用。 (3) 折線法 對(duì)于任意波形可以用若干線段來(lái)逼近，只要知道每一段的起點(diǎn)和終點(diǎn)的坐標(biāo)位置（ X1Y1和 X2Y2）就可以按照下式計(jì)算波形各點(diǎn)的數(shù)據(jù) Yi＝ Y1+ X1X2 12 YY ? (XiX1) (4) 作圖法 在計(jì)算機(jī)顯示器上移動(dòng)光標(biāo) 作圖，生成所需波形數(shù)據(jù)，將次數(shù)據(jù)送入 RAM。 在自然界有很多無(wú)規(guī)律的現(xiàn)象，例如，雷電、地震及機(jī)器運(yùn)轉(zhuǎn)時(shí)產(chǎn)生的震動(dòng)等現(xiàn)象都是無(wú)規(guī)律的，甚至不能再現(xiàn)。過(guò)去只能采用很復(fù)雜的方法實(shí)現(xiàn)，現(xiàn)在采用任意波形發(fā)生器則方便的多。因此， AT89 系列對(duì)于以 8051 為基礎(chǔ)的應(yīng)用系統(tǒng)而言，是十分容易進(jìn)行取代和轉(zhuǎn)換的。 圖 雙列直插式 AT89S52 13 AT89S52 單片機(jī)具有下列特點(diǎn) [15]: ? 8K 字節(jié)在系統(tǒng)可編程 Flash 存