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2025-06-22 13:43本頁面
【正文】 d1,d2,d3,d4: in std_logic_vector(9 downto 0)。定義輸入端口d1,d2,d3,d4 q: out std_logic_vector(9 downto 0))。定義輸出端口 end COMPONENT。 COMPONENT mux411 is port(sel:in std_logic_vector(1 downto 0)。定義輸入端口sel d1,d2,d3,d4: out std_logic_vector(9 downto 0)。定義輸入端口d1,d2,d3,d4 q: in std_logic_vector(9 downto 0))。定義輸出端口 end COMPONENT。 COMPONENT REG32B PORT ( LOAD : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 END COMPONENT。 COMPONENT REG10B PORT ( LOAD : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 DOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。 END COMPONENT。 COMPONENT ADDER32B PORT ( A : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 B : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 END COMPONENT。 COMPONENT ADDER10B PORT ( A : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 B : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 S : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。 END COMPONENT。 COMPONENT SIN_ROM PORT ( address : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 inclock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。 END COMPONENT。 signal clk2 : std_logic。 SIGNAL F32B : STD_LOGIC_VECTOR(31 DOWNTO 0)。 SIGNAL D32B : STD_LOGIC_VECTOR(31 DOWNTO 0)。 SIGNAL DIN32B : STD_LOGIC_VECTOR(31 DOWNTO 0)。 SIGNAL P10B : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL LIN10B : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL SIN10B : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL SANJIAO10B : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL FANG10B : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL juxing10B : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 signal d11,d22,d33,d44: std_logic_vector(9 downto 0)。 signal MOUT: std_logic_vector(9 downto 0)。BEGIN F32B(27 DOWNTO 20)=FWORD 。 F32B(31 DOWNTO 28)=0000。 P10B( 1 DOWNTO 0)=00 。 F32B(19 DOWNTO 0)=00000000000000000000 。 P10B( 9 DOWNTO 2)=PWORD 。 u1 : fre port map( clk1=clk,outclk=clk2)。 u2 : ADDER32B PORT MAP( A=F32B,B=D32B, S=DIN32B )。 u3 : REG32B PORT MAP( DOUT=D32B,DIN= DIN32B, LOAD=CLK2 )。 u4 : SIN_ROM PORT MAP( address=SIN10B, q=d11, inclock=CLK2 )。 u5 : SANJIAO PORT MAP( address=SANJIAO10B, q=d22, clock=CLK2 )。 u6 : FANGBO PORT MAP( address=FANG10B, q=d33, clock=CLK2 )。 u7 : juxing PORT MAP( address=juxing10B, q=d44, clock=CLK2 )。 u8 : ADDER10B PORT MAP( A=P10B,B=D32B(31 DOWNTO 22),S=LIN10B )。 u9 : mux411 port map(sel=selz,d1=SIN10B,d2=SANJIAO10B,d3=FANG10B,d4=juxing10b,q=MOUT)。u10 : REG10B PORT MAP( DOUT=MOUT,DIN=LIN10B, LOAD=CLK2 )。u11 : mux41 port map(sel=selz,d1=d11,d2=d22,d3=d33,d4=d44,q=FOUT)。 END。附錄2 實物圖
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