【正文】 if。 clock : IN STD_LOGIC 。 width_a : NATURAL。鋸齒波形數(shù)據(jù)可以由256個(gè)點(diǎn)構(gòu)成，每個(gè)點(diǎn)的數(shù)據(jù)長(zhǎng)度為8位。在這次設(shè)計(jì)過(guò)程中，體現(xiàn)出自己?jiǎn)为?dú)設(shè)計(jì)的能力以及綜合運(yùn)用知識(shí)的能力，體會(huì)了學(xué)以致用、突出自己勞動(dòng)成果的喜悅心情，從中發(fā)現(xiàn)自己平時(shí)學(xué)習(xí)的不足和薄弱環(huán)節(jié)，從而加以彌補(bǔ)。 ponent juxing IS PORT (address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 COMPONENT mux411 is port(sel:in std_logic_vector(1 downto 0)。 COMPONENT ADDER10B PORT ( A : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 SIGNAL FANG10B : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 u8 : ADDER10B PORT MAP( A=P10B,B=D32B(31 DOWNTO 22),S=LIN10B )。 u4 : SIN_ROM PORT MAP( address=SIN10B, q=d11, inclock=CLK2 )。 SIGNAL P10B : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 COMPONENT ADDER32B PORT ( A : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 COMPONENT mux41 is port(sel:in std_logic_vector(1 downto 0)。 END。在設(shè)計(jì)過(guò)程中，與同學(xué)分工設(shè)計(jì)，和同學(xué)們相互探討，相互學(xué)習(xí)，相互監(jiān)督。 （2）FPGA_IO9提供DAC0832數(shù)據(jù)鎖存允許控制信號(hào)ILE，高電平有效。 outdata_aclr_a: STRING。USE 。139。程序如下：library ieee。 a:=39。END SYN。lpm_hint : STRING。圖44 正弦波模塊 其他波形ROM與正弦波類似。 波形存儲(chǔ)器 可以進(jìn)行波形的相位—幅值轉(zhuǎn)換。該波形發(fā)生器能產(chǎn)生正弦波、方波、三角波和由用戶編輯的特定形狀波形。圖31為DDS基本組成 頻率預(yù)置與調(diào)節(jié)電路 此部分主要實(shí)現(xiàn)頻率控制量的輸入與調(diào)節(jié)，不變量K被稱為相位增量，也叫頻率控制字，通過(guò)調(diào)節(jié)頻率控制字可以改變信號(hào)的輸出頻率。WIDTH = 10。clock_enable_output_a : STRING。END COMPONENT。 elsif rising_edge(clk) then 捕捉時(shí)鐘信號(hào)上升沿 if a=39。 end behav。else tmp:=tmp+1。end behav。 lpm_type : STRING。 頂層仿真設(shè)置波形選擇位，以方便控制各種波形的顯示。 圖73 控制字為0CH的四種波形 根據(jù)公式，四種波形頻率與理論值基本一致，但每個(gè)波形都有一定的誤差。 FWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 clock : IN STD_LOGIC 。 DIN : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 SIGNAL F32B : STD_LOGIC_VECTOR(31 DOWNTO 0)。 u1 : fre port map( clk1=clk,outclk=clk2)。u11 : mux41 port map(sel=selz,d1=d11,d2=d22,d3=d33,d4=d44,q=FOUT)。 signal MOUT: std_logic_vector(9 downto 0)。 END COMPONENT。定義輸出端口 end COMPONENT。END ponent。 由于本人的設(shè)計(jì)能力有限，在設(shè)計(jì)過(guò)程中難免出現(xiàn)錯(cuò)誤，懇請(qǐng)老師們多多指教,我十分樂(lè)意接受你們的批評(píng)與指正，本人將萬(wàn)分感謝。引腳鎖定如圖71所示。 address_a : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。ARCHITECTURE SYN OF juxing IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。139。beginprocess(clk,reset)variable tmp:std_logic_vector(7 downto 0)。 else tmp:=tmp1。end triangle。widthad_a : NATURAL。ENTITY sin_rom ISPORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。. 單擊NEXT,進(jìn)入以后對(duì)話框后選擇32位加法器工作模式選擇有一位加法進(jìn)位輸出，選擇有符號(hào)加法方式，選擇2級(jí)流水線工作模式 ,此時(shí)該加法器變?yōu)橛袝r(shí)序電路的模塊，最后至finish按鈕，編輯完成，32位加法器模塊如圖42所示。其系統(tǒng)框圖如圖11所示。 多功能波形發(fā)生器系統(tǒng)由輸入部分、FPGA部分、DAC、顯示部分四部分組成。圖41 原理圖設(shè)置 選擇器件為cyclone，語(yǔ)言方式為VerilogHDL。USE 。ram_block_type : STRING。 q:out std_logic_vector(7 downto 0))。039。architecture behav of square issignal a:std_logic。process(clk,a)begin if rising_edge(clk)thenif a=39。END juxing。 PORT (clock0 : IN STD_LOGIC 。 圖62 DAC0832 輸出控制時(shí)序圖七、軟硬件調(diào)試 軟件下載調(diào)試、仿真成功后進(jìn)行硬件調(diào)試階段，在“Assignment”菜單下選擇“Device”項(xiàng)進(jìn)行器件選擇Cyclone中的EP2C5T144C8器件，在“Assignment”菜單下選擇”pins”項(xiàng)，進(jìn)行管腳鎖定。同時(shí)感