基于fpga的直接數(shù)字頻率合成器設(shè)計(jì)-預(yù)覽頁(yè)
【正文】 （27）一、功能要求和整體設(shè)計(jì)設(shè)計(jì)一個(gè)多功能波形發(fā)生器。（2）用鍵盤(pán)輸入編輯生成上述4種波形（同周期）的線(xiàn)性組合波形。 多功能波形發(fā)生器系統(tǒng)由輸入部分、FPGA部分、DAC、顯示部分四部分組成。2N）/2π，且BΔθ為整數(shù)與上式聯(lián)立可得： （4）顯然，信號(hào)發(fā)生器可以描述 （5）其中θk1指前一個(gè)clk周期的相位值，同樣得出 （6）由以上推倒可以得出，只要對(duì)相位的量化值進(jìn)行簡(jiǎn)單的累加運(yùn)算，就可以得到正弦信號(hào)的當(dāng)前相位值，而用于累加的香味增量量化值BΔθ決定了信號(hào)的輸出頻率fout并呈現(xiàn)簡(jiǎn)單的線(xiàn)性關(guān)系。 累加器相位累加器由加法器和寄存器組成，其組成框圖如圖32所示。 D/A轉(zhuǎn)換器 D/A轉(zhuǎn)換器可以把已經(jīng)合成的波形的數(shù)字量轉(zhuǎn)換成模擬量。圖41 原理圖設(shè)置 選擇器件為cyclone，語(yǔ)言方式為VerilogHDL。 十位加法器和寄存器與32位方法相同。這樣才能保證在最后的輸出中能夠有完整的正弦波圖形輸出。正弦波的頻率取決于讀取數(shù)據(jù)的速度。USE 。END sin_rom。init_file : STRING。numwords_a : NATURAL。ram_block_type : STRING。PORT ( clock0 : IN STD_LOGIC 。BEGIN q = sub_wire0(9 DOWNTO 0)。程序如下：library ieee。 q:out std_logic_vector(7 downto 0))。 begin if reset=39。039。 else tmp:=tmp+1。039。 end if。 方波產(chǎn)生程序設(shè)計(jì) 方波產(chǎn)生也是由64個(gè)采樣點(diǎn)組成， 64個(gè)采樣點(diǎn)的數(shù)據(jù)只有“低電平”和“高電平” 2種狀態(tài)。use 。architecture behav of square issignal a:std_logic。then a=39。end if。039。process(clk,a)begin if rising_edge(clk)thenif a=39。end if。 鋸齒波產(chǎn)生程序設(shè)計(jì) 產(chǎn)生單調(diào)性鋸齒波，因此把地址數(shù)據(jù)進(jìn)行左移2位，結(jié)果送波形DAC就可。USE 。END juxing。 init_file : STRING。 numwords_a : NATURAL。 ram_block_type : STRING。 PORT (clock0 : IN STD_LOGIC 。 BEGIN q = sub_wire0(9 DOWNTO 0)。仿真結(jié)果如圖51所示。圖61 FPGA與DAC0832接口電路原理圖 DAC0832 接口程序設(shè)計(jì)根據(jù)圖62 DAC0832 輸出控制時(shí)序，利用接口電路圖，通過(guò)改變輸出數(shù)據(jù)設(shè)計(jì)一個(gè)鋸齒波發(fā)生器。 圖62 DAC0832 輸出控制時(shí)序圖七、軟硬件調(diào)試 軟件下載調(diào)試、仿真成功后進(jìn)行硬件調(diào)試階段，在“Assignment”菜單下選擇“Device”項(xiàng)進(jìn)行器件選擇Cyclone中的EP2C5T144C8器件，在“Assignment”菜單下選擇”pins”項(xiàng)，進(jìn)行管腳鎖定。波形輸出頻率應(yīng)滿(mǎn)足 。圖74 控制字為0DH的四種波形 根據(jù)公式，但每個(gè)波形都有一定的誤差。 課程設(shè)計(jì)是我們專(zhuān)業(yè)課程知識(shí)綜合應(yīng)用的實(shí)踐訓(xùn)練，著是我們邁向社會(huì)，從事職業(yè)工作前一個(gè)必不少的過(guò)程．”千里之行始于足下”，通過(guò)這次課程設(shè)計(jì)，我深深體會(huì)到這句千古名言的真正含義．我今天認(rèn)真的進(jìn)行課程設(shè)計(jì)，學(xué)會(huì)腳踏實(shí)地邁開(kāi)這一步，就是為明天能穩(wěn)健地在社會(huì)大潮中奔跑打下堅(jiān)實(shí)的基礎(chǔ)． 通過(guò)這次FPGA課程設(shè)計(jì)，本人在多方面都有所提高。同時(shí)感謝對(duì)我?guī)椭^(guò)的同學(xué)們，謝謝你們對(duì)我的幫助和支持，讓我感受到同學(xué)的友誼。USE 。 頻率控制字 PWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 outclk:out std_logic)。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0))。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0))。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0))。定義輸入端口d1,d2,d3,d4 q: out std_logic_vector(9 downto 0))。定義輸入端口d1,d2,d3,d4 q: in std_logic_vector(9 downto 0))。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 DOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。 S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 S : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。 q : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。 SIGNAL D32B : STD_LOGIC_VECTOR(31 DOWNTO 0)。 SIGNAL SIN10B : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 signal d11,d22,d33,d44: std_logic_vector(9 downto 0)。 P10B( 1 DOWNTO 0)=00 。 u2 : ADDER32B PORT MAP( A=F32B,B=D32B, S=DIN32B )。 u6 : FANGBO PORT MAP( address=FANG10B, q=d33, clock=CLK2 )。u10 : REG10B PORT MAP( DOUT=MOUT,DIN=LIN10B, LOAD=CLK2 )
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