基于cpld的出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)_畢業(yè)設(shè)計(jì)論文(文件)
【正文】 ......................11 摘要 :為了使出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)成本降低、計(jì)費(fèi)準(zhǔn)，本文介紹了一種采用 CPLD 芯片進(jìn)行出租車計(jì)費(fèi)器的設(shè)計(jì)方法，描述了該課題的研究意義和應(yīng)用價(jià)值；敘述了 CPLD 結(jié) 構(gòu)原理及其主要運(yùn)用；介紹了超高速集成電路硬件描述語(yǔ)言的設(shè)計(jì)和主要功能。 introduces the ultra high speed integrated circuit hardware description language is designed and the main functions. In this paper, the main application of the programmable logic chip EPM7128S as the core control, some additional external circuit taxi meter system, with the use of transplantation and strong features, easy to upgrade and repeated use of VHDL language design Key Words: CPLD, VHDL, Taxi fare Registers 1 課題背景 隨著城市的發(fā)展，出租車行業(yè)發(fā)展迅速，出租車的附屬品也應(yīng)運(yùn)而生。它采用了手搖計(jì)算機(jī)與機(jī)械結(jié)構(gòu)相結(jié)合的方式，實(shí)現(xiàn)了半機(jī)械半電子化。但是總存在著買賣糾紛困擾著行業(yè)的發(fā)展。 國(guó)內(nèi)外研究現(xiàn)狀及趨勢(shì) 目前市場(chǎng)上使用的出租車計(jì)費(fèi)器主要采用的都是利用 89C51單片機(jī)實(shí)現(xiàn)的計(jì)費(fèi)器設(shè)計(jì)，顯示方式上主要采用 的是固定顯示內(nèi)容的 LED 顯示 [1]。 此次選做的畢業(yè)課題是“基于 CPLD 的租出車計(jì)費(fèi)器”，利用現(xiàn)在已經(jīng)很成熟的可編程邏輯器件來(lái)實(shí)現(xiàn)這一計(jì)費(fèi)系統(tǒng)，相對(duì)用 51 單片而言，會(huì)比較簡(jiǎn)單，這也同樣體現(xiàn)出EDA 技術(shù)上的優(yōu)勢(shì) [4]。通過(guò)不同的信號(hào)，用比較器可以讓我們確定出租車是在車行計(jì)程還是車停計(jì)時(shí)。為彌補(bǔ) PLD只能設(shè)計(jì)小規(guī)模電路這一缺陷，推出了復(fù)雜 可編程邏輯器件 —— CPLD。由于 CPLD 內(nèi)部采用固定長(zhǎng)度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測(cè)性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測(cè)的缺點(diǎn)。 CPLD 器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。 第三， VHDL 給出邏輯的模擬與調(diào)試為設(shè)計(jì)工作提供了最大的空間。 總體框架設(shè)計(jì) 4 圖 31 出租車計(jì) 費(fèi)器系統(tǒng)結(jié)構(gòu)圖 系統(tǒng)接收到 reset 信號(hào)后，總費(fèi)用變?yōu)?3元，同時(shí)其他計(jì)數(shù)器、寄存器等全部清零。 Kinside 即是行進(jìn)100m 所需要的時(shí)鐘周期數(shù)，然后每行進(jìn) 100m，則產(chǎn)生一個(gè)脈沖 clkout。當(dāng) sp=0 時(shí)，開始記錄時(shí)間。其中，一個(gè)進(jìn)程根據(jù)條件對(duì) enable 和 price 賦值，當(dāng)記錄的距離達(dá)到 3 公里后 enable 變?yōu)?1，開始進(jìn)行每公里收費(fèi)，當(dāng)總費(fèi)用大于 20 元后，則單價(jià) price 由原來(lái)的 元每公里變成 元每公里；第 二個(gè)進(jìn)程在每個(gè)時(shí)鐘周期判斷 timeout 和 clkout 的值。 VHDL 語(yǔ)言程序見(jiàn)附錄，模塊原件符號(hào)如下。 Kmcount1 為十分位， kmcount2 為個(gè)位，kmcount3 為十位，分別為十進(jìn)制數(shù)。 圖 34 計(jì)時(shí)模塊框圖 計(jì)費(fèi)模塊 計(jì)費(fèi)模塊如圖 36所示，可分為 kmmoney1 和 kmmoney2 兩個(gè)進(jìn)程。通過(guò)對(duì) sp 信號(hào)的判斷，當(dāng) sp=0，開始記錄時(shí)間。 圖 35 計(jì)費(fèi)模塊框圖 整體電路圖 整體電路如圖 41。使用開關(guān)電源的好處就是比較節(jié)省能源，它的轉(zhuǎn)換效率很高，可達(dá) 85%以上，穩(wěn)壓范圍寬，除此之外，還具有穩(wěn)壓精度高、不使用電源變壓器等特點(diǎn)。再次按下鍵后，開關(guān)換到另外的兩路，空車指示燈亮起。使用電容的充放電功能來(lái)實(shí)現(xiàn)，按鍵斷開時(shí)清零輸出端為接地，按鍵閉合時(shí)電容充電清零端為高電平，充完電后清零端輸出又為低電平，當(dāng)按鍵斷開后，通過(guò) 一個(gè) 2k 歐姆的電阻放電，為下次充電做好準(zhǔn)備。 9 圖 51 出租車計(jì)費(fèi)器仿真波形圖 速度模塊仿真 速度模塊的仿真波形圖如圖 52 所示。 10 圖 53 計(jì)程模塊仿真波形圖 計(jì)時(shí)模塊仿真 計(jì)時(shí)模塊的仿真波形圖如圖 54 所示。 圖 55 計(jì)費(fèi)模塊仿真功能圖 綜上所述，本設(shè)計(jì)的出租車計(jì)費(fèi)器完全符合系統(tǒng)設(shè)計(jì)的要求，實(shí)現(xiàn)了出租車計(jì)費(fèi)器所需的各項(xiàng)基本功能。 本文論述了基于 CPLD 的出租車計(jì)費(fèi)器設(shè)計(jì)，分別介紹了整個(gè)系統(tǒng)和各個(gè)模塊的設(shè)計(jì)，使用 CPLD 芯片、 VHDL 硬件描述語(yǔ)言作為設(shè)計(jì)手段，利用自頂向下的模塊化設(shè)計(jì)思路，通過(guò)在 QuartusⅡ軟件下進(jìn)行的模擬仿真，并進(jìn)行相應(yīng)的硬件下載調(diào)試，證明所設(shè)計(jì)的系統(tǒng)完成了出租車計(jì)費(fèi)器的功能，各項(xiàng)技術(shù)指標(biāo)符合預(yù)定標(biāo)準(zhǔn)，具有一定實(shí)用性。 致謝 本次設(shè)計(jì)從選題到最后完成，都得到了指導(dǎo)老師邵利敏老師的悉心指導(dǎo)。 加載庫(kù)文件 use 。 start:in std_logic。 end speed。 variable kinside:integer range 0 to 30。 第二檔 when011=kinside:=20。 第六檔 when111=kinside:=4。then 復(fù)位清零 s_state:=s0。then 時(shí)鐘上升沿到達(dá)時(shí)，狀態(tài)轉(zhuǎn)換 case s_state is when s0= t:=0。139。 when s1= clkout=39。then s_state:=s0。139。 end if。 end rtl。 entity times is port( 定義輸入輸出端口 clk :in std_logic。 sp :in std_logic_vector(2 downto 0)。 variable t_state:state_type。then 復(fù)位清零 t_state:=t0。)then 時(shí)鐘上升沿到達(dá) case t_state is 根據(jù)條件完成狀態(tài)轉(zhuǎn)換 when t0= waittime:=0。139。 when t1= if sp=000then t_state:=t2。 when t2= waittime:=waittime+1。139。then t_state:=t0。 t_state:=t1。 end process。 use 。 kmt3:out std_logic_vector(3 downto 0) )。139。139。 end if。 end process。 use 。 clkout :in std_logic。 count2 :out std_logic_vector(3 downto 0)。 signal price:std_logic_vector(3 downto 0)。 end if。039。 variable clkout_t:integer range 0 to 10。 起步費(fèi)用設(shè)為 3 元 elsif clk39。139。 else cash=reg2。 里程計(jì)費(fèi) elsif clkout=39。then if clkout_t=9 then clkout_t:=0。 if reg2(7 downto 4)1001then 百位進(jìn)位 cash=reg2+000001100000。 end if。 end if。 總費(fèi)用的十位 count3=cash(11 downto 8)。 19 entity top is port( 定義整個(gè)系統(tǒng)的輸入輸出端口 clk :in std_logic。 sp :in std_logic_vector(2 downto 0)。 count1:out std_logic_vector(3 downto 0)。 architecture rtl of top is 對(duì)上述電路模塊進(jìn)行元件定義 ponent speed is 定義速度模塊 port( clk :in std_logic。 sp :in std_logic_vector(2 downto 0)。 reset:in std_logic。 timecount:out std_logic )。 20 kmt2:out std_logic_vector(3 downto 0)。 reset :in std_logic。 kmt3 :in std_logic_vector(
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