基于cpld的出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)_畢業(yè)設(shè)計(jì)論文-免費(fèi)閱讀
【正文】 kmt2=kmtmp2。 signal clktmp :std_logic。 timecount:in std_logic。 end ponent times。 clkout:out std_logic )。 count2:out std_logic_vector(3 downto 0)。 reset :in std_logic。 end process。 else cash=reg2。139。then 18 reg2:=cash。 begin if reset=39。 if(kmt2=0011)OR(kmt3=0001)then enable=39。 count3 :out std_logic_vector(3 downto 0) )。 17 entity kmmoney is port( 定義輸入輸出端口 clk :in std_logic。 kmt1=km_reg(3 downto 0)。then 復(fù)位清零 km_reg:=000000000000。 entity kilometers is port( 定義輸入輸出端口 clkout,reset:in std_logic。 end if。 產(chǎn)生一個(gè)時(shí)間計(jì)費(fèi)脈沖 waittime:=0。 else waittime:=0。 timecount=39。 variable waittime:integer range 0 to 1000。 reset:in std_logic。 end case。 相當(dāng)于無(wú)客上車 elsif sp=000then s_state:=s1。then 14 s_state:=s1。 elsif clk39。 第三檔 when100=kinside:=16。 architecture rtl of speed is begin process(clk,reset,start,stop,sp) 敏感信號(hào)發(fā)生變化時(shí)，啟動(dòng)進(jìn)程 type state_type is(s0,s1)。 use 。由于本人在經(jīng)驗(yàn)水平上的欠缺，設(shè)計(jì)中可能存在很多不足，請(qǐng)各位老師予以指證！ 近年來， CPLD 在通信、控制、數(shù)據(jù)計(jì)算等領(lǐng)域得到了廣泛的應(yīng)用，利用 CPLD 來設(shè)計(jì)電子產(chǎn)品可減少電子系統(tǒng)的開發(fā)風(fēng)險(xiǎn)和開發(fā)成本； 縮短了上市時(shí)間；通過在系統(tǒng)編程、遠(yuǎn)程在線重構(gòu)等技術(shù)降低維護(hù)升級(jí)成本。預(yù)設(shè) 1000 個(gè)時(shí)鐘周期為 20s，對(duì)時(shí)鐘周期進(jìn)行計(jì)數(shù)，每計(jì) 1000 個(gè)時(shí)鐘周期輸出高電平，指示計(jì)時(shí) 20 秒。如圖 43 所示。 啟動(dòng) /停止按鍵電路 7 如圖 42 所示，采用雙刀雙路開關(guān)，一路開關(guān)用于清零部分，由于顯示部分特殊要求，即計(jì)費(fèi)停止后屏幕上仍然要保持計(jì)費(fèi)的所有信息，只有當(dāng)下次計(jì)費(fèi)啟動(dòng)時(shí)才清零從新開始計(jì)費(fèi)。當(dāng)時(shí)間達(dá)到足 夠長(zhǎng)時(shí)，產(chǎn)生 timecount 脈沖，并重新計(jì)時(shí)。 圖 33 計(jì)程模塊框圖 計(jì)時(shí)模塊 速度模塊主要用于計(jì)時(shí)收費(fèi)，記錄計(jì)程車速度為 0的時(shí)間（如等待紅燈），其模塊框圖如圖 34所示。當(dāng)其為 1時(shí)，則在總費(fèi)用上加上相應(yīng)的費(fèi)用。 計(jì)程模塊：由于一個(gè) clkout 信號(hào)代表行進(jìn) 100m，故通過對(duì) clkout 計(jì)數(shù)，可以獲得共行進(jìn)的距離 kmcount。 VHDL 調(diào)試的過程是相當(dāng)靈活的：一方面可以使用傳統(tǒng)的調(diào)試方法；另一方面，可以使用一些 VHDL 原碼調(diào)試器，這類調(diào)試器可以大大加快 VHDL 程序調(diào)試的速度 [5]。 CPLD 基本結(jié)構(gòu) 經(jīng)過幾十 年的發(fā)展，許多公司都開發(fā)出了 CPLD 可編程邏輯器件 。再將數(shù)據(jù)傳輸?shù)接?jì)費(fèi)模塊，通過多種條件判定，最后確定 輸出值，然后相加確定最后的費(fèi)用，并顯示出來。社會(huì)的發(fā)展對(duì)傳統(tǒng)的出租車計(jì)費(fèi)器提出了更高的要求 [2]。此時(shí)它在計(jì)程的同時(shí)還可完成計(jì)價(jià)的工作。本文主要應(yīng)用可編程邏輯芯片 EPM7128S 為核心控制，附加一定外電路組成出租車計(jì)費(fèi)器系統(tǒng)，使用具有移植性強(qiáng)的特點(diǎn)，便于升級(jí)及可重復(fù)使用的 VHDL 語(yǔ)言進(jìn)行設(shè)計(jì)?？梢哉f，早期的計(jì)價(jià)器就是個(gè)里程表。用更加精良的計(jì)價(jià)器來為乘客提供更加方便快捷的服務(wù)。 本文的主要工作 利用 VHDL(VeryHighSpeed Integrated Circuit HardwareDescription Language)語(yǔ)言設(shè)計(jì)出來的出租車計(jì)費(fèi)器系統(tǒng)將實(shí)現(xiàn)計(jì)程模塊、計(jì)時(shí)模塊以及動(dòng)態(tài)掃描模塊等設(shè)計(jì)方法與技巧。 [7] CPLD 的結(jié)構(gòu)與特點(diǎn) CPLD 主要是由可編程邏輯 宏單元 圍繞中心的可編程互連 矩陣 單元組成。除此之外， VHDL 并不十分關(guān)心一個(gè)具體邏輯依靠何種方式實(shí)現(xiàn)，而是把開發(fā)者的精力集中到邏輯所實(shí)現(xiàn)的功能上。其他寄存器和計(jì)數(shù)器等繼續(xù)保持為 0。一個(gè) timecount 脈沖相當(dāng)于等待的時(shí)間達(dá)到了時(shí)間計(jì)費(fèi)的長(zhǎng)度。通過對(duì) clkout 信號(hào)的計(jì)數(shù)，可以計(jì)算行駛的距離 kmcount。當(dāng)記錄距離達(dá)到 3km 后， enable 信號(hào)為1，開始進(jìn)行每公里收費(fèi)。電源又 ADDC開關(guān)電源供電。 VHDL 語(yǔ)言的特殊性，不能在一個(gè)結(jié)構(gòu)中用兩個(gè)不同的動(dòng)作使其賦值。 圖 52 速度模塊仿真波形圖 計(jì)程模塊仿真 計(jì)程模塊的仿真波形如圖 53 所示。該數(shù)字實(shí)現(xiàn)系統(tǒng)分成兩部分，一是 FPGA 的下載板，它主要包括所使用的芯片、 RS232 接頭、接腳轉(zhuǎn)換插槽等；另一部分是 I/O實(shí)驗(yàn)板，它主要包括顯示、脈沖輸出等。在系統(tǒng)設(shè)計(jì)過程 中，我也遇到了較多的困難，我十分感謝我的朋友和老師給與我的幫助和支持，使我能順利完成本系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)。 sp :in std_logic_vector(2 downto 0)。 停止?fàn)顟B(tài)或空檔 when001=kinside:=28。 if reset=39。039。 if stop=39。 else t:=t+1。 加載庫(kù)文件 use 。 end times。event and clk=39。 else t_state:=t0。039。 else timecount=39。 16 1)Kilometers 模塊 library ieee。 architecture rtl of kilometers is begin process(clkout,reset) 啟動(dòng)進(jìn)程 variable km_reg:std_logic_vector(11 downto 0)。 十分位向個(gè)分位進(jìn)位 else km_reg(3 downto 0):=km_reg(3 downto 0)+0001。 1)Kmmoney 模塊 library ieee。 kmt3 :in std_logic_vector(3 downto 0)。 begin kmmoney1:PROCESS(cash,kmt2) 此進(jìn)程產(chǎn)生下一進(jìn)程的敏感信號(hào) begin if cash=000001000000then price=0100。 end process。139。 else cash=reg2+0001。 if 0000amp。 end if。 1) TOP 模塊 library ieee。 kmt2:out std_logic_vector(3 downto 0)。 start:in std_logic。 stop :in std_logic。 end ponent kilometers。 count2 :out std_logic_vector(3 downto 0)。 U2:times PORT MAP(clk,reset,start,stop,sp,timetmp)。 。 signal kmtmp3 :std_logic_vector(3 downto 0)。 kmt3 :in std_logic_vector(3 downto 0)。 20 kmt2:out std_logic_vector(3 downto 0)。 reset:in std_logic。 architecture rtl of top is 對(duì)上述電路模塊進(jìn)行元件定義 ponent speed is 定義速度模塊 port( clk :in std_logic。 sp :in std_logic_vector(2 downto 0)。 總費(fèi)用的十位 count3=cash(11 downto 8)。 end if。then if clkout_t=9 then clkout_t:=0。 else cash=reg2。 起步費(fèi)用設(shè)為 3 元 elsif clk39。039。 signal price:std_logic_vector(3 downto 0)。
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