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基于cpld的出租車計費系統(tǒng)設(shè)計_畢業(yè)設(shè)計論文(完整版)

2025-08-31 07:26上一頁面

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【正文】 ................... 6 啟動 /停止按鍵電路 ......................................................................................................... 6 自動清零部分 ................................................................................................................. 7 ................................................................................................................. 7 QuartusⅡ軟件介紹 ......................................................................................................... 8 仿真結(jié)果 ......................................................................................................................... 8 整體仿真 ............................................................................................................... 8 速度模塊仿真 ........................................................................................................ 9 計程模塊仿真 ........................................................................................................ 9 計時模塊仿真 ...................................................................................................... 10 計費模塊仿真 ..................................................................................................... 10 設(shè)計測試 ........................................................................................................................11 ..............................................................................................................................11 致謝 ............................................................................................................................................11 參考文獻 .....................................................................................................................................11 摘要 :為了使出租車計費系統(tǒng)設(shè)計成本降低、計費準(zhǔn),本文介紹了一種采用 CPLD 芯片進行出租車計費器的設(shè)計方法,描述了該課題的研究意義和應(yīng)用價值;敘述了 CPLD 結(jié) 構(gòu)原理及其主要運用;介紹了超高速集成電路硬件描述語言的設(shè)計和主要功能。它采用了手搖計算機與機械結(jié)構(gòu)相結(jié)合的方式,實現(xiàn)了半機械半電子化。 國內(nèi)外研究現(xiàn)狀及趨勢 目前市場上使用的出租車計費器主要采用的都是利用 89C51單片機實現(xiàn)的計費器設(shè)計,顯示方式上主要采用 的是固定顯示內(nèi)容的 LED 顯示 [1]。通過不同的信號,用比較器可以讓我們確定出租車是在車行計程還是車停計時。由于 CPLD 內(nèi)部采用固定長度的金屬線進行各邏輯塊的互連,所以設(shè)計的邏輯電路具有時間可預(yù)測性,避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點。 第三, VHDL 給出邏輯的模擬與調(diào)試為設(shè)計工作提供了最大的空間。 Kinside 即是行進100m 所需要的時鐘周期數(shù),然后每行進 100m,則產(chǎn)生一個脈沖 clkout。其中,一個進程根據(jù)條件對 enable 和 price 賦值,當(dāng)記錄的距離達到 3 公里后 enable 變?yōu)?1,開始進行每公里收費,當(dāng)總費用大于 20 元后,則單價 price 由原來的 元每公里變成 元每公里;第 二個進程在每個時鐘周期判斷 timeout 和 clkout 的值。 Kmcount1 為十分位, kmcount2 為個位,kmcount3 為十位,分別為十進制數(shù)。通過對 sp 信號的判斷,當(dāng) sp=0,開始記錄時間。使用開關(guān)電源的好處就是比較節(jié)省能源,它的轉(zhuǎn)換效率很高,可達 85%以上,穩(wěn)壓范圍寬,除此之外,還具有穩(wěn)壓精度高、不使用電源變壓器等特點。使用電容的充放電功能來實現(xiàn),按鍵斷開時清零輸出端為接地,按鍵閉合時電容充電清零端為高電平,充完電后清零端輸出又為低電平,當(dāng)按鍵斷開后,通過 一個 2k 歐姆的電阻放電,為下次充電做好準(zhǔn)備。 10 圖 53 計程模塊仿真波形圖 計時模塊仿真 計時模塊的仿真波形圖如圖 54 所示。 本文論述了基于 CPLD 的出租車計費器設(shè)計,分別介紹了整個系統(tǒng)和各個模塊的設(shè)計,使用 CPLD 芯片、 VHDL 硬件描述語言作為設(shè)計手段,利用自頂向下的模塊化設(shè)計思路,通過在 QuartusⅡ軟件下進行的模擬仿真,并進行相應(yīng)的硬件下載調(diào)試,證明所設(shè)計的系統(tǒng)完成了出租車計費器的功能,各項技術(shù)指標(biāo)符合預(yù)定標(biāo)準(zhǔn),具有一定實用性。 加載庫文件 use 。 end speed。 第二檔 when011=kinside:=20。then 復(fù)位清零 s_state:=s0。139。then s_state:=s0。 end if。 entity times is port( 定義輸入輸出端口 clk :in std_logic。 variable t_state:state_type。)then 時鐘上升沿到達 case t_state is 根據(jù)條件完成狀態(tài)轉(zhuǎn)換 when t0= waittime:=0。 when t1= if sp=000then t_state:=t2。139。 t_state:=t1。 use 。139。 end if。 use 。 count2 :out std_logic_vector(3 downto 0)。 end if。 variable clkout_t:integer range 0 to 10。139。 里程計費 elsif clkout=39。 if reg2(7 downto 4)1001then 百位進位 cash=reg2+000001100000。 end if。 19 entity top is port( 定義整個系統(tǒng)的輸入輸出端口 clk :in std_logic。 count1:out std_logic_vector(3 downto 0)。 sp :in std_logic_vector(2 downto 0)。 timecount:out std_logic )。 reset :in std_logic。 end ponent kmmoney。 U4:kmmoney PORT MAP(clk,reset,timetmp,clktmp,kmtmp2,kmtmp3,count1,count2,count3)。 kmt3=kmtmp3。 signal timetmp:std_logic。 clkout :in std_logic。 ponent kilometers is 定義計程模塊 port( clkout,reset:in std_logic。 end ponent speed。 count3:out std_logic_vector(3 downto 0) )。 start :in std_logic。 count1=cash(3 downto 0)。 end if。 and enable=39。 if reg2(3 downto 0)+00011001then 產(chǎn)生進位 reg2(7 downto 0):=reg2(
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