【正文】 and the display control module to the underlying file, and then design the underlying file is plete by calling eightway controller lantern design toplevel file. Finally through QuartusII software emulation of the module, and the waveform simulation results are analyzed, and verified through hardware downloads, Completed the design requirements of the indicators. [Key words]： CPLD。彩燈控制器技術(shù)在國外已經(jīng)得到了廣泛的應(yīng)用，國內(nèi)的應(yīng)用正在滲透到傳統(tǒng)的家電領(lǐng)域、通信領(lǐng)域、裝飾領(lǐng)域及待開發(fā)的領(lǐng)域。 （ 3） 20 世紀 90 年代電子系統(tǒng)設(shè)計自動化 EDA 階段 為了滿足千差萬別的系統(tǒng)用戶提出的設(shè)計要求，最好的辦法是由用戶自己設(shè)計芯片，讓他們把想設(shè)計的電路直接設(shè)計在自己的專用芯片上 .微電子技術(shù)的發(fā)展，特別是可編程邏輯器件的發(fā)展 ,使得微電子廠家可以為用戶提供各種規(guī)模的可編程邏輯器件，使設(shè)計者通過設(shè)計芯片實現(xiàn)電子系統(tǒng)功能。 CPLD 的基本特點 ： 具有編程靈活、集成 度高、設(shè)計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設(shè)計制造成本低、對設(shè)計者的硬件經(jīng)驗要求低、標準產(chǎn)品無需測試、保密性強、價格大眾化等特點，可實現(xiàn)較大規(guī)模的電路設(shè)計，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn) (一般在 10,000 件以下 )之中。 CPLD 的編程無須專用的 CPLD 編程器，只須用通用的 EPROM、 PROM 編程器即可。換句話說 ,FPGA更適合于 觸發(fā)器 豐富的結(jié)構(gòu) ,而 CPLD更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。而 FPGA 的編程信息需存放在外部存儲 器上 ,使用方法復雜。 ⑨一般情況下 ,CPLD 的功耗要比 FPGA 大 ,且集成度越 高越 明顯。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu) 、 行為 、 功能和接口。 基于 CPLD 的彩燈控制器設(shè)計 5 （ 2） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。 （ 2）添加文件，包括最頂層的設(shè)計實體文件以及一些額外的電路模塊描述文件或定制的功能庫?，F(xiàn)在廣告燈的主流產(chǎn)品采用 LED 或 Neon 發(fā)光體。如在射燈中選用光色好的高強度氣體放電燈，可造成一個光學彌散、均勻柔和的照明環(huán)境，且燈具的保護角小、效率高，能較好地顯示建筑物結(jié)構(gòu)。節(jié)拍發(fā)生器產(chǎn)生的節(jié)拍信號分別輸出到控制器、編碼電路和驅(qū)動電路。 方案二 同樣 我們用 VHDL 語言設(shè)計了一個八路彩燈控制器，四種大花型循環(huán)變化，有清零開關(guān)，并且可以選擇快慢兩種節(jié)拍。如此設(shè)計，其優(yōu)點在于：設(shè)計思想比較簡單，元件種類使用少，充分利用了各種元件，且因熟 悉，比較易于組裝電路；缺點則是：中間單元電路連線過多，容易出錯，且可能出現(xiàn)線與關(guān)系；分析電路時不易弄清楚，不易于電路的修改。用 VHDL 進行設(shè)計，首先應(yīng)該理解，VHDL 語言是一種全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個設(shè)計層次。 ： elsif clk39。139。本段簡短的程序很輕松地實現(xiàn)了時鐘頻率的選擇與變換，要想改 變彩燈節(jié)奏的快慢，只需利用 OPT 選擇開關(guān)置 0 或置 1 即可輕松實現(xiàn)基準時鐘頻率的 １＼４ 的時鐘信號和基準時鐘頻率的 １＼８的時鐘信號的轉(zhuǎn)換，簡單并且容易修改，為八路彩燈控制器的設(shè)計提供了更大的靈活性。 顯示控制電路部分程序： if clr=39。 when s1= state=s2。 when s5= state=s6。 其作用是：如果 CLR=39。但因本系統(tǒng)模塊較少，既可使用文本的程序設(shè)計方式，也可以使 用原理圖的設(shè)計方式。當然 ,可以將各個模塊所生成的元件符號存放在元件庫中 ,用以被其它人或其它的設(shè)計所重復調(diào)用 ,以簡化后面的設(shè)計。時序控制模塊根 據(jù)輸入信號不同頻率的選擇不同的時鐘信號輸送到彩燈循環(huán)顯示控制器 ,從而達到控制彩燈閃爍速度的快慢 ,整個八路彩燈控制系統(tǒng)設(shè)計的模塊圖如圖所示。 architecture rtl of cotop is ponent metronome is 定義元件：時序控制電路 port( clk: in std_logic。 end ponent output。上段程序的作用是將時序控制電路模塊和顯示控制電路模塊結(jié)合起來，實現(xiàn)八路彩燈控制器的設(shè)計，又由于本次程序設(shè)計的分模塊較少，因此，我們采用了文本設(shè)計和原理圖設(shè)計兩種方式。 時序控制模塊實現(xiàn)的功能是產(chǎn)生 1＼４和１＼８ 的時鐘信號。本電路選用可編程邏輯芯片 Cyclone EP1C3T144C8 由 QuartusII 進行仿真，從仿真波形可以看出，此程序可以實現(xiàn)四種不同花樣彩燈的相互變換，每種花樣 基于 CPLD 的彩燈控制器設(shè)計 22 彩燈可以循環(huán)變化。 begin u1:metronome port map(clk,clr,opt,clk_tmp)。 opt:in std_logic。 use 。應(yīng)充分利用 VHDL“自頂向下” 的設(shè)計優(yōu)點以及層次化的設(shè)計概層次概念對于設(shè)計復雜的數(shù)字系統(tǒng)是非常有用它使得人們可以從簡單的單元入手 ,逐漸構(gòu)成龐大而復雜的系統(tǒng) 。在電路中以 1 代表燈亮 ,以 0 代表燈滅 ,由 0,1 按不同的規(guī)律組合代表不同的燈光圖案 ,同時使其選擇不同的頻率 ,從而實現(xiàn)多種圖案多種頻率的花樣功能顯示。則模塊正常進行工作，并且以下四種花型二十九種狀態(tài)00000000100000000100000000100000000100000000100000000100000000100000000100000010000001000001000000100000010000001000000000000000000100000001100000111000001111000111110001111110111111101111111110001000110011001110111011111111 實現(xiàn)順序循環(huán)顯示。 when s6= state=s7。 when s2= state=s3。then state=s0。 ： 圖 時序控制電路生成元器件圖 顯示控制模塊 顯示控制模塊是整個電路的花型顯示控制模塊。 else 八分頻，慢節(jié)奏 if counter=11 then counter=00。139。 時序控制模塊 時序控制模塊是本程序的時鐘信號選擇模塊，它的功能是 產(chǎn)生輸入脈沖的１＼４分頻脈沖信號和１＼８分頻脈沖信號，以此控制八路彩燈的快慢節(jié)奏變化。且檢查電路時易于分析修改，雖然原理相對復雜，但單元電路模塊少，而且方案二程序編寫簡單易懂，并能夠靈活地添加或刪減程序?qū)崿F(xiàn)多種花型的變化，有很大的靈活性。運用自頂而下的設(shè)計思想，按功能逐層分割實現(xiàn)層次化設(shè)計。 CLR為清零信號，由外部輸入到控制器． CLK為 0時，系統(tǒng)回到等待狀態(tài)，彩燈全滅； CLK為 1時．系統(tǒng)工作。如應(yīng)用電子鎮(zhèn)流器對燈具及照明系統(tǒng)進行調(diào)光、遙控、控制光色。實現(xiàn)例如全亮，循 環(huán)滾動等花色，同時編寫了花色編排軟件，可以對花色時間，顏色，類型 基于 CPLD 的彩燈控制器設(shè)計 7 等進行編排，導入單片機，編譯燒錄。 （ 4）第三方 EDA 工具設(shè)定，包括設(shè)計輸入與綜合工具、仿真工具、時序分析工具等，默認為 Quartus II 自帶的仿真器、綜合器以及時序分析器。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 VHDL 的程序結(jié)構(gòu)特點是 將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可 視 部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。 1987 年底， VHDL 被 IEEE 和美國國防部確認為標準硬件描述語言 。這是由于 FPGA是門級編程 ,并且 CLB之間采用分布式互聯(lián) ,而 CPLD是邏輯塊級編程 ,并且其邏輯塊之間的互聯(lián)是集總式的。 ③在編程上 FPGA 比 CPLD 具有更大的靈活性。這樣，同一片 CPLD，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 CPLD 器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計和應(yīng)用成為電子工程師必備 的一種技能。 CPLD 簡介 CPLD (Complex Programmable Logic Device)復雜 可編程邏輯器件 ，是從 PAL和 GAL 器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復雜，屬于 大規(guī)模集成電路 范圍。 EDA 技術(shù)的發(fā)展 （ 1） 20 世紀 70 年代的計算機輔助設(shè)計 CAD 階段 早期的電子系統(tǒng)硬件設(shè)計采用的是分立元件，隨著集成電路的出現(xiàn)和應(yīng)用，硬件設(shè)計進入到發(fā)展的初級階段 .初級階段的硬件設(shè)計大量選用中，小規(guī)模標準集成電路 由于設(shè)計師對圖形符號使用數(shù)量有限，因此傳統(tǒng)的手工布圖方法無法滿足產(chǎn)品復雜性的要求，更不能滿足工作效率的要求。 Lantern controller。時序控制模塊主要根據(jù)輸入信號的不同頻率，選擇不同的時鐘信號輸送到彩燈顯示控制模塊，從而達到控制彩燈閃爍速度的快慢。設(shè)計二種不同時間節(jié)拍，根據(jù)各種亮燈時間的不同需要，在不同時刻輸出燈亮或燈滅的控制信號，然后驅(qū)動各種顏色的燈亮或滅 ： ，給出整體設(shè)計方案； ，設(shè)計各種亮燈花型； /硬件編程，仿真，下載驗證 ； ； 二、 進度安排及完成時間： 第 1 周 布置任務(wù)、下達設(shè)計任務(wù)書、具體安排 第 23 周 查閱資料、撰寫文獻綜述及開題報告 第 45 周 原理框圖、總 體方案設(shè)計 第 611 周 軟、硬件部分設(shè)計 第 12 周 硬件下載測試 第 1314 周 撰寫畢業(yè)設(shè)計說明書 第 15 周 指導老師檢查畢業(yè)設(shè)計說明書 第 16 周 修改、裝訂畢業(yè)設(shè)計說明書、指導老師評閱 第 17 周 畢業(yè)答辯 目錄 摘要 ........