【正文】 if reg2(7 downto 4)1001then cash=reg2+000001100000。 else enable=39。 timecount:in std_logic。event and clkout=39。 end if。 end if。139。 end process。 end if。 第五檔 when110=kinside:=8。 reset:in std_logic。當(dāng) reset 信號有效時(shí)，系統(tǒng)復(fù)位清零；否則，當(dāng)計(jì)時(shí)計(jì)費(fèi)信號 timecount 和計(jì)程計(jì)費(fèi)信號 clkout 為高電平時(shí)，按照一定計(jì)費(fèi)規(guī)則進(jìn)行計(jì)費(fèi)。當(dāng)按下鍵后，清零部分和啟動(dòng)計(jì)費(fèi)部分同時(shí)進(jìn)行，但清零只是瞬間的，計(jì) 費(fèi)指示燈兩起。當(dāng)時(shí)間達(dá)到足夠長時(shí)，產(chǎn)生 timecount 脈沖，并重新計(jì)時(shí)。通過對速度信號 sp的判斷決定是否開始記錄時(shí)間。幾乎所有應(yīng)用中小規(guī)模通用 數(shù)字集成電路 的場合均可應(yīng)用 CPLD 器件。這些都暴露了傳統(tǒng)計(jì)費(fèi)器靈活性和升級換代能力的不足 [3]。 the CPLD structure principle and its main application。但是總存在著買賣糾紛困擾著行業(yè)的發(fā)展。為彌補(bǔ) PLD只能設(shè)計(jì)小規(guī)模電路這一缺陷，推出了復(fù)雜 可編程邏輯器件 —— CPLD。 總體框架設(shè)計(jì) 4 圖 31 出租車計(jì) 費(fèi)器系統(tǒng)結(jié)構(gòu)圖 系統(tǒng)接收到 reset 信號后，總費(fèi)用變?yōu)?3元，同時(shí)其他計(jì)數(shù)器、寄存器等全部清零。 VHDL 語言程序見附錄，模塊原件符號如下。 圖 35 計(jì)費(fèi)模塊框圖 整體電路圖 整體電路如圖 41。 9 圖 51 出租車計(jì)費(fèi)器仿真波形圖 速度模塊仿真 速度模塊的仿真波形圖如圖 52 所示。 致謝 本次設(shè)計(jì)從選題到最后完成，都得到了指導(dǎo)老師邵利敏老師的悉心指導(dǎo)。 variable kinside:integer range 0 to 30。then 時(shí)鐘上升沿到達(dá)時(shí)，狀態(tài)轉(zhuǎn)換 case s_state is when s0= t:=0。139。 sp :in std_logic_vector(2 downto 0)。139。then t_state:=t0。 kmt3:out std_logic_vector(3 downto 0) )。 end process。 signal price:std_logic_vector(3 downto 0)。 起步費(fèi)用設(shè)為 3 元 elsif clk39。then if clkout_t=9 then clkout_t:=0。 總費(fèi)用的十位 count3=cash(11 downto 8)。 architecture rtl of top is 對上述電路模塊進(jìn)行元件定義 ponent speed is 定義速度模塊 port( clk :in std_logic。 20 kmt2:out std_logic_vector(3 downto 0)。 signal kmtmp3 :std_logic_vector(3 downto 0)。 U2:times PORT MAP(clk,reset,start,stop,sp,timetmp)。 end ponent kilometers。 start:in std_logic。 1) TOP 模塊 library ieee。 if 0000amp。139。 begin kmmoney1:PROCESS(cash,kmt2) 此進(jìn)程產(chǎn)生下一進(jìn)程的敏感信號 begin if cash=000001000000then price=0100。 1)Kmmoney 模塊 library ieee。 architecture rtl of kilometers is begin process(clkout,reset) 啟動(dòng)進(jìn)程 variable km_reg:std_logic_vector(11 downto 0)。 else timecount=39。 else t_state:=t0。 end times。 else t:=t+1。039。 停止?fàn)顟B(tài)或空檔 when001=kinside:=28。在系統(tǒng)設(shè)計(jì)過程 中，我也遇到了較多的困難，我十分感謝我的朋友和老師給與我的幫助和支持，使我能順利完成本系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)。 圖 52 速度模塊仿真波形圖 計(jì)程模塊仿真 計(jì)程模塊的仿真波形如圖 53 所示。電源又 ADDC開關(guān)電源供電。通過對 clkout 信號的計(jì)數(shù)，可以計(jì)算行駛的距離 kmcount。其他寄存器和計(jì)數(shù)器等繼續(xù)保持為 0。 [7] CPLD 的結(jié)構(gòu)與特點(diǎn) CPLD 主要是由可編程邏輯 宏單元 圍繞中心的可編程互連 矩陣 單元組成。用更加精良的計(jì)價(jià)器來為乘客提供更加方便快捷的服務(wù)。本文主要應(yīng)用可編程邏輯芯片 EPM7128S 為核心控制，附加一定外電路組成出租車計(jì)費(fèi)器系統(tǒng)，使用具有移植性強(qiáng)的特點(diǎn)，便于升級及可重復(fù)使用的 VHDL 語言進(jìn)行設(shè)計(jì)。社會的發(fā)展對傳統(tǒng)的出租車計(jì)費(fèi)器提出了更高的要求 [2]。 CPLD 基本結(jié)構(gòu) 經(jīng)過幾十 年的發(fā)展，許多公司都開發(fā)出了 CPLD 可編程邏輯器件 。 計(jì)程模塊：由于一個(gè) clkout 信號代表行進(jìn) 100m，故通過對 clkout 計(jì)數(shù)，可以獲得共行進(jìn)的距離 kmcount。 圖 33 計(jì)程模塊框圖 計(jì)時(shí)模塊 速度模塊主要用于計(jì)時(shí)收費(fèi)，記錄計(jì)程車速度為 0的時(shí)間（如等待紅燈），其模塊框圖如圖 34所示。 啟動(dòng) /停止按鍵電路 7 如圖 42 所示，采用雙刀雙路開關(guān)，一路開關(guān)用于清零部分，由于顯示部分特殊要求，即計(jì)費(fèi)停止后屏幕上仍然要保持計(jì)費(fèi)的所有信息，只有當(dāng)下次計(jì)費(fèi)啟動(dòng)時(shí)才清零從新開始計(jì)費(fèi)。預(yù)設(shè) 1000 個(gè)時(shí)鐘周期為 20s，對時(shí)鐘周期進(jìn)行計(jì)數(shù)，每計(jì) 1000 個(gè)時(shí)鐘周期輸出高電平，指示計(jì)時(shí) 20 秒。 use 。 第三檔 when100=kinside:=16。then 14 s_state:=s1。 end case。 variable waittime:integer range 0 to 1000。 else waittime:=0。 end if。then 復(fù)位清零 km_reg:=000000000000。 17 entity kmmoney is port( 定義輸入輸出端口 clk :in std_logic。 if(kmt2=0011)OR(kmt3=0001)then enable=39。then 18 reg2:=cash。 else cash=reg2。 reset :in std_logic。 clkout:out std_logic )。 timecount:in std_logic。 kmt2=kmtmp2。 signal clktmp :std_logic。 end ponent times。 count2:out std_logic_vector(3 downto 0)。 end process。139。 begin if reset=39。 count3 :out std_logic_vector(3 downto 0) )。 kmt1=km_reg(3 downto 0)。 entity kilometers is port( 定義輸入輸出端口 clkout,reset:in std_logic。 產(chǎn)生一個(gè)時(shí)間計(jì)費(fèi)脈沖 waittime:=0。 timecount=39。 reset:in std_logic。 相當(dāng)于無客上車 elsif sp=000then s_state:=s1。 elsif clk39。 architecture rtl of speed is begin process(clk,reset,start,stop,sp) 敏感信號發(fā)生變化時(shí)，啟動(dòng)進(jìn)程 type state_type is(s0,s1)。由于本人在經(jīng)驗(yàn)水平上的欠缺，設(shè)計(jì)中可能存在很多不足，請各位老師予以指證！ 近年來， CPLD 在通信、控制、數(shù)據(jù)計(jì)算等領(lǐng)域得到了廣泛的應(yīng)用，利用 CPLD 來設(shè)計(jì)電子產(chǎn)品可減少電子系統(tǒng)的開發(fā)風(fēng)險(xiǎn)和開發(fā)成本； 縮短了上市時(shí)間；通過在系統(tǒng)編程、遠(yuǎn)程在線重構(gòu)等技術(shù)降低維護(hù)升級成本。如圖 43 所示。當(dāng)時(shí)間達(dá)到足 夠長時(shí)，產(chǎn)生 timecount 脈沖，并重新計(jì)時(shí)。當(dāng)其為 1時(shí)，則在總費(fèi)用上加上相應(yīng)的費(fèi)用。 VHDL 調(diào)