【正文】 圖 圖 47 功能級仿真結(jié)果 由圖 47 可見，等待時間小于 2min 時，本模塊中輸出信號 en1 保持為 0； clk50M和 start 都是輸入，取 start 為 1，表示中間沒有停，一直在走，所以輸出信號 en0 為 1，即表示計路程，這里取的是一種極端做法，不考慮等待時間。 隨著 clk 的高電平 的到來， c c c c0 逐級進行加法計數(shù)，當 c0 計數(shù)到九時，產(chǎn)生進位， c1加一；當 c1 計數(shù)到九時，產(chǎn)生進位， c2 加一；當 c2 計數(shù)到九時，產(chǎn)生進位， c3 加一。 15 5 總體仿真 在 QuartusII 中基本完成所有底層設計文件的編輯后，就開始編輯設計頂層設計文件。根據(jù)論文的要求進行設計工作，具體實現(xiàn)了如下功能： （ 1）里程的計算，通過傳感器測出輪子是否有運動，如果在一定的時間內(nèi)運動了，則記錄輪子的轉(zhuǎn)圈數(shù)，從而自動計算出輪子轉(zhuǎn)動的圈數(shù)的長度，由此計算出出租車行駛的距離。 “飲其流時思其源，成吾學時念吾師 ”。 在論文即將完成之際 ,我的心情無法平靜 ,從開始進入課題到論文的順利完成 ,有多少可 敬的師長、同學、朋友給了我無言的幫助 ,在這里請接受我誠摯的謝意！ 19 參考文獻 [1] 李洪偉等 . 基于 QuartusII 的 FPGA/CPLD 設計 .電子工業(yè)出版社， 2022： 15~31。 [10] 閻石主編 . 數(shù)字電子技術(shù)基礎 . 北京高等教育出版社， 2022： 107~186。 片選 seg[3..0]輸出端接數(shù)碼模塊 adr[3..0]， adr[3..0]控制數(shù)碼管的段碼，用來顯示數(shù)碼管 上的數(shù)字； （ 1）當 adr[3..0]輸出 0 時， seg[6..0]輸出 7E，數(shù)碼管上顯示數(shù)字 0； （ 2）當 adr[3..0]輸出 1 時， seg[6..0]輸出 30，數(shù)碼管上顯示數(shù)字 1； （ 3）當 adr[3..0]輸出 2 時， seg[6..0]輸出 6D，數(shù)碼管上顯示數(shù)字 2； （ 4）當 adr[3..0]輸出 3 時， seg[6..0]輸出 79，數(shù)碼管上顯示數(shù)字 3； （ 5）當 adr[3..0]輸出 4 時， seg[6..0]輸出 33，數(shù)碼管上顯示數(shù)字 4； （ 6）當 adr[3..0]輸出 5 時， seg[6..0]輸出 5B，數(shù)碼管 上顯示數(shù)字 5； （ 7）當 adr[3..0]輸出 6 時， seg[6..0]輸出 5F，數(shù)碼管上顯示數(shù)字 6； （ 8）當 adr[3..0]輸出 7 時， seg[6..0]輸出 70，數(shù)碼管上顯示數(shù)字 7； （ 9）當 adr[3..0]輸出 8 時， seg[6..0]輸出 7F，數(shù)碼管上顯示數(shù)字 8； （ 10）當 adr[3..0]輸出其他數(shù)值時， seg[6..0]輸出 7B，數(shù)碼管上顯示數(shù)字 9。 architecture behave of fp420 is begin process (clk) begin if(clk39。 end process。 28 分頻 clk_15: out std_logic。139。 if p_15=14 then p_15=0。clk_1=39。 end rt1。 行駛中，中途等待信號 clk1: in std_logic。 then if s=39。k1=0000。 else m0=m0+1。 elsif fin=39。 if k1amp。en0=39。 use 。139。 附錄 六 ： 計費模塊 VHDL 語言程序： library ieee。 architecture rt3 of jifei is begin process(clk2,start) begin if start=39。139。 end if。 附錄 七 ： 模 8 計數(shù)器 VHDL 語言程序： 25 library ieee。039。 end if。 t0,t1,mile0,mile1,fei0,fei1,fei2,fei3:in std_logic_vector(3 downto 0)。 when 0101 = seg=t1。 use 。 when 0010 = scan=11011111。 when 0001 = seg=0110000。 when others = seg=1111011。 entity fuzhi is port( t0,t1,mile0,mile1,fei0,fei1,fei2,fei3:buffer std_logic_vector(3 downto 0) )。 fei2=0101。t have a formal stage. The audience just sat on the grass. Usually, the performances became a big party with local people joining in. For him, the rewarding part about touring isn39。 end behave。 architecture behave of fuzhi is begin t0=0001。 end process。 when 0011 = seg=1111001。 when 0100 = scan=11110111。 adr:in std_logic_vector(3 downto 0)。 when others = seg=mile1。 end pianxuan。 end behave。 elsif(clk39。 use 。 end if。 if c1=1001 then c1=0000。 then c3=0000。 use 。 elsif ent1=39。 entity kongzhi is port(ent0,ent1:in std_logic。 end if。139。 then 里程計數(shù)開始 if k0=1001 then k0=0000。 if m1amp。 23 elsif stop=39。 then s 表示 start en1=39。 計費單價使能信號 k1,k0: buffer std_logic_vector(3 downto 0)。 use 。 else p_1=p_1+1。139。clk_28=39。 1 分頻 end fenpin。 附錄 三 ： 2 1 1HZ 的分頻模塊 VHDL 語言程序： library IEEE。139。 use 。 [12] 席礪莼，董麗梅，田夢周，閆宏偉 . 基于 VHDL 語言的出租車計費系統(tǒng)設計 [J]. 現(xiàn)代電子技術(shù)， 2022 年第 3 期： 12~32。 [4] 劉凡 . VHDL標準化的硬件設計語言 [J]. 計算機工程與應用， 1998 年 01 期： 24。從選題、定題、撰寫開題報告，到論文至今的初步定稿，倪老師始終認真負責，督促指導，使我能夠按時完成任務。等候時間，用兩位數(shù)字顯示，顯示方式為 “XX”。 圖中 scan 從 7F 到下一個 7F 之間是一段， 7F、 BF、 DF、 EF、 F FB、 FD、 FE分別是選中從左到右依次 8 片數(shù)碼管來分別顯示 fei0， fei1， fei2， fei3， t0， t1， mile0，mile1， scan 垂直對應下面一行 seg，再根據(jù) seg 段碼來判斷顯示的是 0—9 里的哪個數(shù)。 本次設計采用的是共陰數(shù)碼管來作為實驗的顯示模塊，低電平有效，而且是利用動態(tài)顯示的過程。如圖 48及圖 49。 10 clk_15 表示實現(xiàn) 15 次計數(shù)，系統(tǒng)時鐘周期為 1/420s 及 15 次計數(shù)所需要的時間為15*（ 1/420） s 則對應頻率為 420/15=28HZ。 （ 1）從設計目的來看，經(jīng)過研究和實際情況考慮，覺得還是第一種方案的設計目的比較符合實際情況，且對乘客和司機都相對公平。系統(tǒng)有兩個脈沖輸入信號 clk_420hz、 fin，其中 clk_420hz 將根據(jù)設計要求分頻成 28hz、 15hz 和1hz 分別作為公里計費和超時計費的脈沖。 分頻模塊：它是對系統(tǒng)時鐘頻率進行分頻。 第六步，仿真，分析實驗結(jié)果的實現(xiàn)效果。這些模塊可以預先設計或者使用以前設計中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設計中進行復用。 VHDL 語言的強大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 本設計的研究目標和意義也就是要使用價錢低廉、性能穩(wěn)定、可擴性強、適應目前出租車市場需求的出租車計費器，以解決目前出租車計費器存在的一系列問題 [12]。新型數(shù)據(jù)存儲器的應用使得計價器的營運數(shù)據(jù)在掉電情況下還可以保存 10 年。隨著電子技術(shù)的發(fā)展以及對計價器的不斷改進和完善，便產(chǎn)生了能夠自主計費，以及現(xiàn)在的能夠打印發(fā)票和語音提示、按時間自主變動單價等功能 [9]。多年來國內(nèi)普遍使用的計價器只具備單一的計量功能。 關鍵詞 ： 出租車計價器； VHDL 2 Abstract What proposed in this paper is the design scheme of taxi meter based on FPGA on the QuartusⅡ software platform. The operation process and control scheme of the taxi billing system are all described with VHDL, simulating vehicle’s start, stop, pricing, provisioning, and other functions like using digital tube to display the fare, mileage, waiting time and other information. The system with speed sensor can be used in different models of taxis, and it also can reach the expected function. The advantages of this design are: reliable production, stable and good flexibility, short development cycle, high efficiency, simple maintenance and so on. Key words： taxi meter system； VHDL 3 目 錄 摘要 ...................................................................................................................... 1 Abstract ................................................................................................................ 2 1 緒論 ............