【正文】 t have a formal stage. The audience just sat on the grass. Usually, the performances became a big party with local people joining in. For him, the rewarding part about touring isn39。80s. We sat on the back of pickup trucks for hours. The sky was blue, and we couldn39。s Shaanxi province pass through a stop on the ancient Silk Road, Gansu39。 end behave。 fei2=0101。 fei0=0111。 mile0=0011。 architecture behave of fuzhi is begin t0=0001。 entity fuzhi is port( t0,t1,mile0,mile1,fei0,fei1,fei2,fei3:buffer std_logic_vector(3 downto 0) )。 use 。 附錄 十 ： 測試寫入固定值模塊 VHDL 語言程序：【測試寫入固定值模塊 VHDL 語言程序：測試各個硬件片子能不能正常顯示】 library ieee。 end process。 when others = seg=1111011。 when 0111 = seg=1110000。 when 0101 = seg=1011011。 when 0011 = seg=1111001。 when 0001 = seg=0110000。 end case。 when 0110 = scan=11111101。 when 0100 = scan=11110111。 when 0010 = scan=11011111。 architecture behave of decode is begin process(qt,adr) begin case qt is when 0000 = scan=01111111。 scan:out std_logic_vector(7 downto 0) )。 adr:in std_logic_vector(3 downto 0)。 use 。 附錄 九 ： 數(shù)碼顯示 VHDL 語言程序： library ieee。 end process。 when others = seg=mile1。 when 0101 = seg=t1。 when 0011 = seg=fei3。 when 0001 = seg=fei1。 end pianxuan。 t0,t1,mile0,mile1,fei0,fei1,fei2,fei3:in std_logic_vector(3 downto 0)。 use 。 use 。 end behave。 end if。 else qout=qout+1。139。 elsif(clk39。039。 end tm8。 clk: in std_logic。 use 。 附錄 七 ： 模 8 計數(shù)器 VHDL 語言程序： 25 library ieee。 end process。 end if。 end if。 end if。 end if。 if c3=1001 then c3=0000。 if c1=1001 then c1=0000。139。 起步價 8 元 elsif clk239。c1=1000。 then c3=0000。 architecture rt3 of jifei is begin process(clk2,start) begin if start=39。 計費開始信號 c0,c1,c2,c3: buffer std_logic_vector(3 downto 0))。 entity jifei is port(clk2:in std_logic。 use 。 附錄 六 ： 計費模塊 VHDL 語言程序： library ieee。 end process。 then clk_out=clk_in2。 elsif ent1=39。139。 輸出信號 end kongzhi。 28 分頻輸入信號 clk_in2:in std_logic。 entity kongzhi is port(ent0,ent1:in std_logic。 use 。 附錄 五 ： 控制模塊 VHDL 語言程序： library ieee。 end process。 end if。en0=39。 else en1=39。039。139。 if k1amp。 else k0=k0+1。 計程范圍 0~99 else k1=k1+1。 then 里程計數(shù)開始 if k0=1001 then k0=0000。 elsif fin=39。039。139。 if m1amp。 else m0=m0+1。 計時范圍 0~59 else m1=m1+1。 then if m0=1001 then m0=0000。 23 elsif stop=39。k1=0000。m1=0000。en0=39。 then s 表示 start en1=39。 then if s=39。event and clk1=39。 待時間計數(shù) end jiliang。 計費單價使能信號 k1,k0: buffer std_logic_vector(3 downto 0)。 行駛中，中途等待信號 clk1: in std_logic。 計費開始信號 fin: in std_logic。 use 。 use 。 end rt1。 end if。039。 else p_1=p_1+1。clk_1=39。 得 15hz 頻率信號 end if。clk_15=39。139。 if p_15=14 then p_15=0。039。 0 到 27 都是 0 ；等于 27 都是 1 else p_28=p_28+1。clk_28=39。139。 begin process(clk_420) begin if (clk_42039。 定義中間信號量 signal p_15:integer range 0 to 14。 1 分頻 end fenpin。 28 分頻 clk_15: out std_logic。 entity fenpin is port ( clk_420 :in std_logic。 use 。 附錄 三 ： 2 1 1HZ 的分頻模塊 VHDL 語言程序： library IEEE。 end process。 end if。 co= not co。139。 architecture behave of fp420 is begin process (clk) begin if(clk39。 qt: buffer std_logic_vector(15 downto 0) )。 entity fp420 is port ( clk: in std_logic。 use 。 片選 seg[3..0]輸出端接數(shù)碼模塊 adr[3..0]， adr[3..0]控制數(shù)碼管的段碼，用來顯示數(shù)碼管 上的數(shù)字； （ 1）當 adr[3..0]輸出 0 時， seg[6..0]輸出 7E，數(shù)碼管上顯示數(shù)字 0； （ 2）當 adr[3..0]輸出 1 時， seg[6..0]輸出 30，數(shù)碼管上顯示數(shù)字 1； （ 3）當 adr[3..0]輸出 2 時， seg[6..0]輸出 6D，數(shù)碼管上顯示數(shù)字 2； （ 4）當 adr[3..0]輸出 3 時， seg[6..0]輸出 79，數(shù)碼管上顯示數(shù)字 3； （ 5）當 adr[3..0]輸出 4 時， seg[6..0]輸出 33，數(shù)碼管上顯示數(shù)字 4； （ 6）當 adr[3..0]輸出 5 時， seg[6..0]輸出 5B，數(shù)碼管 上顯示數(shù)字 5； （ 7）當 adr[3..0]輸出 6 時， seg[6..0]輸出 5F，數(shù)碼管上顯示數(shù)字 6； （ 8）當 adr[3..0]輸出 7 時， seg[6..0]輸出 70，數(shù)碼管上顯示數(shù)字 7； （ 9）當 adr[3..0]輸出 8 時， seg[6..0]輸出 7F，數(shù)碼管上顯示數(shù)字 8； （ 10）當 adr[3..0]輸出其他數(shù)值時， seg[6..0]輸出 7B，數(shù)碼管上顯示數(shù)字 9。 20 附錄 附錄一： 對照表 模 8 計數(shù)器輸出 qout[3..0]接的是片選模塊 qo[3..0]，從片選模塊 VHDL 程序即附錄七來看， （ 1）當 qo 輸出 0000 時，輸出 fei0，即費用的角位； （ 2）當 qo 輸出 0001 時，輸出 fei1，即費用的元位； （ 3）當 qo 輸出 0010 時，輸出 fei2，即費用的十元位； （ 4）當 qo 輸出 0011 時，輸出 fei3，即費用的百元位； （ 5）當 qo 輸出 0100 時，輸出 t0，即時間的個位； （ 6）當 qo 輸出 0101 時，輸出 t1，即費 用的十位； （ 7）當 qo 輸出 0110 時，輸出 mile0，即時間的個位； （ 8）當 qo 輸出 0111 時，輸出 mile1，即時間的十位。 [14] 牛振東，宋瀚濤，劉明業(yè) . VHDL 語言行為描述劃分的研究與實現(xiàn) [J]. 計算機學報， 1995 年第 11 期： 34~44。 [12] 席礪莼，董麗梅，田夢周，閆宏偉 . 基于 VHDL 語言的出租車計費系統(tǒng)設(shè)計 [J]. 現(xiàn)代電子技術(shù)， 2022 年第 3 期： 12~32。 [10] 閻石主編 . 數(shù)字電子技術(shù)基礎(chǔ) . 北京高等教育出版社， 2022： 107~186。 [8] 趙巖嶺，劉春等 . 在 MAX+PLUSII 平臺下用 VHDL 進行數(shù)字電路設(shè)計 . 西安希典出版社， 2022： 123~130。 [6] 劉欲曉，方強，黃宛寧 . EDA 技術(shù)與 VHDL 電路開發(fā)應(yīng)用實踐 [M]. 電子工業(yè)出版社， 2022： 34~78。