【正文】 :=km_reg(3 downto 0)+0001。 architecture rtl of kilometers is begin process(clkout,reset) 啟動(dòng)進(jìn)程 variable km_reg:std_logic_vector(11 downto 0)。 3) Kilometers 模塊 library ieee。 else timecount=39。039。 ） 22 else t_state:=t0。event and clk=39。 end times。 加載庫(kù)文件 use 。 else t:=t+1。 if stop=39。039。 if reset=39。 停止?fàn)顟B(tài)或空檔 when001=kinside:=28。 sp :in std_logic_vector(2 downto 0)。電子科技大學(xué)， . [6] 吳冬 梅，吳延海，鄧玉玖 . 基于 CPLD/FPGA 的出租車(chē)計(jì)費(fèi)器 [J]。致謝 本次設(shè)計(jì)從選題到最后完成，都得到了指導(dǎo)老師付敏老師的悉心指導(dǎo)。該數(shù)字實(shí)現(xiàn)系統(tǒng)分成兩部分，一是 FPGA 的下載板，它主要包括所使用的芯片、 RS232 接頭、接腳轉(zhuǎn)換插槽等；另一部分是 I/O實(shí)驗(yàn)板，它主要包括顯示、脈沖輸出等。 圖 52 速度模塊仿真波形圖 計(jì)程模塊仿真 計(jì)程模塊的仿真波形如圖 53 所示。 VHDL 語(yǔ)言的特殊性，不能在一個(gè)結(jié)構(gòu)中用兩個(gè)不同的動(dòng)作使其賦值。電源又 ADDC開(kāi)關(guān)電源供電。當(dāng)記錄距離達(dá)到 3km 后， enable 信號(hào)為1，開(kāi)始進(jìn)行每公里收費(fèi)。通過(guò)對(duì) clkout 信號(hào)的計(jì)數(shù)，可以計(jì)算行駛的距離 kmcount。其中，一個(gè)進(jìn)程根據(jù)條件對(duì) enable 和 price 賦值：當(dāng)記錄的距離達(dá)到 3公里后 enable 變?yōu)?1，開(kāi)始進(jìn)行每公里收費(fèi)，當(dāng)總費(fèi)用大于 40 元后，則單價(jià) price 由原來(lái)的 2 元每公里編程 4 元每公里；第二個(gè)進(jìn)程在每個(gè)時(shí)鐘周期判斷timeout 和 clkout 的值。 計(jì)程模塊：由于一個(gè) clkout 信號(hào)代表行進(jìn) 100m，故通過(guò)對(duì) clkout 計(jì)數(shù)，可以獲得共行進(jìn)的距離 kmcount。當(dāng)總費(fèi)用達(dá)到或超過(guò) 40 元時(shí)，每公里收費(fèi) 4元。 2． VHDL 并不十分關(guān)心一個(gè)具體邏輯是靠何種電路實(shí)現(xiàn)的，設(shè)計(jì)者主要把精力集中電路所能實(shí)現(xiàn)的功能上。 圖 21 FPGA 基本結(jié)構(gòu) ） 6 FPGA 的特點(diǎn) FPGA 使用的是可編程的查 找表 (Look Up Table,LUT)結(jié)構(gòu)， LUT 是可編程的最小邏輯結(jié)構(gòu)單元。所以Xilinx 的產(chǎn)品從 21 最多到 352 個(gè) GMAC/s(千兆乘加 /秒 )，以提供不同范圍的性能，同時(shí)也增大在存儲(chǔ)器方面的帶寬。在這二十年的發(fā)展過(guò)程中， FPGA 的硬件體系結(jié)構(gòu)和軟件開(kāi)發(fā)工具都在不斷的 完善，日趨成熟。 (2).完成基于 FPGA 的出租車(chē)計(jì)費(fèi)器的設(shè)計(jì) 出租車(chē)計(jì)費(fèi)器系統(tǒng)是 VHDL 語(yǔ)言的實(shí)際應(yīng)用，利用 VHDL 語(yǔ)言設(shè)計(jì)出來(lái)的出租車(chē)計(jì)費(fèi)器系統(tǒng)將實(shí)現(xiàn)計(jì)程模塊、計(jì)時(shí)模塊以及動(dòng)態(tài)掃描模塊等設(shè)計(jì)方法與技巧。 ：每次計(jì)價(jià)標(biāo)準(zhǔn)修改都需要重新燒錄芯片，使得每次價(jià)格調(diào)整都成為很費(fèi)力的事情，很難適應(yīng)社會(huì)發(fā)展的需要。利用它進(jìn)行產(chǎn)品開(kāi)發(fā)，可以降低研發(fā)成本，縮短研發(fā)周期。本文介紹了一種采用 FPGA芯片進(jìn)行出租車(chē)計(jì)費(fèi)器的設(shè)計(jì)方法，描述了研究該課題的意義和應(yīng)用價(jià)值；說(shuō)明了 Altera公司的 FPGA結(jié)構(gòu)原理及其主要運(yùn)用；介紹了超高速集成電路硬件描述語(yǔ)言的主要功能和設(shè)計(jì)；講解了出租車(chē)計(jì)費(fèi)器的系統(tǒng)原理和功能。 本設(shè)計(jì)基于 FPGA 的出租車(chē)計(jì)費(fèi)器主要由 Altera 公司的 CycloneⅡ型系列芯片EPC2C35F672C8 及一些外部控制電路組成。計(jì)程模塊將用計(jì)數(shù)器來(lái)完成，計(jì)數(shù)器對(duì)脈沖數(shù)計(jì)數(shù)，然后提供給程序數(shù)據(jù)。從最初的 1200 個(gè)可用門(mén)， 90 年代時(shí)幾十萬(wàn)個(gè)可用門(mén)，發(fā)展到目前數(shù)百萬(wàn)門(mén)至上千萬(wàn)門(mén)的單片 FPGA 芯片， Xilinx、 Altera 等世界頂級(jí)廠商已經(jīng)將FPGA 器件的集成度提高到一個(gè)新的水平。因此最低速產(chǎn)品可以運(yùn)行到 250MHz，告訴產(chǎn)品運(yùn)行到550MHz； MAC單元從 84 到 640。大部分 FPGA 采用基于 SRAM 的查找表邏輯形成結(jié)構(gòu)，就是用 SRAM(靜態(tài)隨機(jī)存儲(chǔ)器 )來(lái)構(gòu)成邏輯函數(shù)發(fā)生器。 3． VHDL 采用類(lèi)似于高級(jí)語(yǔ)言的語(yǔ)句格式完成對(duì)硬件行為的描述，所以我們稱(chēng) VHDL為行為描述語(yǔ)言。當(dāng)遇到紅燈或客戶(hù)需要停車(chē)等待時(shí)，則按時(shí)間計(jì)費(fèi)，計(jì)費(fèi)單價(jià)為每 20 秒收費(fèi) 1 元。 計(jì)時(shí)模塊：在汽車(chē)啟動(dòng)后，當(dāng)遇到顧客等人或紅燈時(shí)，出租車(chē)采用計(jì)時(shí)收費(fèi)的方式 。當(dāng)其為 1時(shí)，則在總費(fèi)用上加上相應(yīng)的費(fèi)用。一個(gè) clkout 脈沖相當(dāng)于行進(jìn) 100m 所以只要記錄clkout 的脈沖數(shù)目即可確定 共行進(jìn)的距離。當(dāng)總費(fèi)用大于 40 元后，單價(jià) price 由原來(lái)的 2元變成 4元，用作計(jì)時(shí)收費(fèi)。 圖 41 整體 RTL 門(mén)電路 電源電路 電源采用了是比較流行的開(kāi)關(guān)電源， ADDC 開(kāi)關(guān)電源，輸入 115VAC 到 230VAC，輸出 +5V(4A)。所以必須要有一個(gè)瞬間清零的信號(hào)，當(dāng) FPGA 的清零 I/O 端口為“ 1”時(shí)就自動(dòng)清零。圖中，當(dāng) reset 信號(hào)有效時(shí)，系統(tǒng)復(fù)位清零；否則，對(duì)輸入信號(hào) clkout 進(jìn)行十進(jìn)制計(jì)數(shù)。出租車(chē)計(jì)費(fèi)器的各部分利用數(shù)字實(shí)驗(yàn)系統(tǒng)所附的 RS232 連接線將計(jì)算機(jī)中的 VHDL 代碼設(shè)計(jì)的內(nèi)容燒錄到該實(shí)驗(yàn)系統(tǒng)的EPC2C35F672C8 芯片中進(jìn)行測(cè)試，測(cè)試結(jié)果基本實(shí)現(xiàn)了 總費(fèi) 用 =起費(fèi)用 +(里程 3km)里程單價(jià) +等待時(shí)間等待單價(jià)的出租車(chē)計(jì)費(fèi)模式。付老師淵博的知識(shí)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和誨人不倦的精神永遠(yuǎn)是我學(xué)習(xí)的榜樣。電子技術(shù)應(yīng)用， 2020(11):71～73. [7] 黃智偉 . FPGA 系統(tǒng)設(shè)計(jì)與實(shí)踐 [M].，北京：電子工業(yè)出版社， 2020， 200～ 217. [8] 黃建新，劉邁，譚克俊 . 基于 FPGA 芯片設(shè)計(jì)出租車(chē)計(jì)費(fèi)器的研究 [J]. 吉林化工學(xué)院學(xué)報(bào)，2020(03):52～ 55. [9] 候伯亨，顧新 . VHDL 硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì) [M]. 西安 :西安電子科技大學(xué)出版社，2020. [10] 姜雪松， VHDL設(shè)計(jì)實(shí)例與仿真 [M].北 京：機(jī)械工業(yè)出版社， ， 91～ 103. [11] 王彥芳，王小平，王彥永等 .用可編程邏輯器件實(shí)現(xiàn)專(zhuān)用數(shù)字集成電路的功能設(shè)計(jì) [J].半導(dǎo)體情報(bào)， 2020， 37（ 5） 48～ 51. [12] 張立，張光新，柴磊等 . FPGA 在多功能計(jì)費(fèi)器系統(tǒng)中的應(yīng)用 [J]. 儀器儀表學(xué)報(bào)， 2020， 26（ 8）： 7352737. [13] 林愿 . 基于 CPLD/FPGA 的出租車(chē)計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn) [J]. 國(guó)外電子元器件， 2020(07):26～29. [14] 周潤(rùn)景，圖雅，張麗敏 . 基于 Quartus II 的 FPGA/CPLD 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例 [J]. 北京：電子工業(yè)出版社， 2020. [15] 劉欲曉，方強(qiáng)，黃宛寧 .EDA技術(shù)與 VHDL電路開(kāi)發(fā)應(yīng)用實(shí)踐 [M]；北京：電子工業(yè)出版社， 2020（ 4）， 175～ 186. [16] [英 ]Jone Wulenskl. VHDL Digtal System Design[M]，北京：電子工業(yè)出版社， 2020， 10～105. [17] San Jose. MAX+PLUS II Introduction USA[M]： Altera Corporation， 2020， 52～ 69. ） 20 附錄 VHDL 程序 1) Speed 模塊 library ieee。 clkout:out std_logic )。 第一檔 when010=kinside:=24。139。 if start=39。139。 s_state:=s1。 use 。 architecture rtl of times is begin process(reset,clk,sp,stop,start) 啟動(dòng)進(jìn)程 type state_type is(t0,t1,t2)。139。 end if。 if waittime=1000 then timecount=39。039。 加載庫(kù)文件 use 。 begin if reset=39。 end if。 加載庫(kù)文件 use 。 count1 :out std_logic_vector(3 downto 0)。 else price=0100。 ） 24 kmmoney2:process(reset,clkout,clk,enable,price,kmt2) variable reg2:std_logic_vector(11 downto 0)。then 判斷是否需要時(shí)間計(jì)費(fèi)，每 20s 加一元 if timecount=39。 end if。reg2(3 downto 0)+price(3 downto 0)00001001then reg2(7 downto 0):= 十位進(jìn)位 reg2(7 downto 0)+00000110+price。 end if。 use 。 kmt3:out std_logic_vector(3 downto 0)。 stop :in std_logic。 sp :in std_logic_vector(2 downto 0)。 ponent kmmoney is 定義計(jì)費(fèi)模塊 ） 26 port( clk :in std_logic。 cou