【正文】 U4:kmmoney PORT MAP(clk,reset,timetmp,clktmp,kmtmp2,kmtmp3,count1,count2,count3)。 end ponent kmmoney。 reset :in std_logic。 timecount:out std_logic )。 sp :in std_logic_vector(2 downto 0)。 count1:out std_logic_vector(3 downto 0)。 entity top is port( 定義整個系統(tǒng)的輸入輸出端口 clk :in std_logic。 end if。 if reg2(7 downto 4)1001then 百位進位 cash=reg2+000001100000。 里程計費 elsif clkout=39。139。 variable clkout_t:integer range 0 to 10。 end if。 count2 :out std_logic_vector(3 downto 0)。 use 。 end if。139。 use 。 t_state:=t1。139。 when t1= if sp=000then t_state:=t2。)then 時鐘上升沿到達 case t_state is 根據條件完成狀態(tài)轉換 when t0= waittime:=0。 variable t_state:state_type。 entity times is port( 定義輸入輸出端口 clk :in std_logic。 end if。then s_state:=s0。139。then 復位清零 s_state:=s0。 第二檔 when011=kinside:=20。 end speed。 加載庫文件 use 。同時，感謝論文指導組的劉海力老師和郭仟老師對選題的分析。 ） 18 第六章 總結及展望 本文論述了基于 FPGA 的出租車計費器設計，分別介紹了整個系統(tǒng)和各個模塊的設計，使用 FPGA 芯片、 VHDL 硬件描述語言作為設計手段，利用自頂向下的模塊化設計思路，通過在 QuartusⅡ軟件下進行的模擬仿真，并進行相應的硬件下載調試，證明所設計的系統(tǒng)完成了出租車計費器的功能，各項技術指標符合預定標準，具有一定實用性。 圖 53 計程模塊仿真波形圖 ） 16 計時模 塊仿真 計時模塊的仿真波形圖如圖 54所示。使用電容的充放電功能來實現，按鍵斷開時清零輸出端為接地，按鍵閉合時電容充電清零端為高電平，充完電后清零端輸出又為低電平，當按鍵斷開后，通過一個 2k歐姆的電阻放電，為下次充電做好準備。使用開關電源的好處就是比較節(jié)省能源，它的轉換效率很高，可達 85%以上，穩(wěn)壓范圍寬，除此之外，還具有穩(wěn)壓精度高、不使用電源變壓器等特點。通過對 sp信號的判斷，當 sp=0，開始記錄時間。 Kmcount1 為十分位， kmcount2 為個位，kmcount3 為十位，分別為十進制數。 出租車計費器主要模塊設計 從上述設計方案中我們可以大致得到出租車計費器的系統(tǒng)框圖，如圖 32所示。通過對速度信號 sp 的判斷決定是否開始記錄時間。 總體框架設計 系統(tǒng)流程介紹：分析系統(tǒng)設計要求不難得知，整個出租車計費系統(tǒng)按功能主要分為速度模塊、計程模塊、計時模塊和計費模塊，其系統(tǒng)結構圖如圖 31所示。 4． VHDL 所給出的邏輯的模擬與調試為設計者提供了最大的空間，用戶甚至不必編寫任何測試向量 便可進行源代碼級的調試。一個 N 輸入查找表 (LUT)可以實現 N 個輸入變量的任何邏輯功能。 Altera 公司的高密度 StratixⅢ器件拓展 FPGA 的 DSP 性能。 FPGA 結合了微電子技術、電路技術、 EDA 技術，使設計者可以集中精力進行所需邏輯功能的設計，縮短設計周期，提高設計質量。通過不同的信號，然后用比較器可以讓我們確定出租車是在車行計程還是車停計時。使用軟件 QuartusⅡ和超高速硬件描述語言VHDL 來實現計價標準靈活設定。本文主要采用了 Altera公司的可編程邏輯芯片 EPC2C35F672C8 為核心控制，并附加一定外圍電路組成出租車計費器，使用目前流行的 VHDL語言進行設計，具有移植性強的特點，便于升級及可重復使用。主要參考文獻 .......................................................... 19 ） 1 基 于 FPGA 的出租車計費器設計 摘要 :隨著 EDA技術的高速發(fā)展，電子系統(tǒng)的設計技術和工具發(fā)生了深刻的變化，大規(guī)?？删幊踢壿嬈骷?CPLD/FPGA 的出現，給設計人員帶來了很多方便。但單片機的程序不通用，不同芯片指令集不相同，因此設計研發(fā)比較困難，周期很長。同時由于 FPGA 的功能完全） 3 取決于 VHDL 語言編寫的程序，不拘泥于某種芯片的特殊指 令，更加提高了產品的更新換代能力。 FPGA 起源于美國的 Xilinx 公司，該公司于 1985 年推出了世界上第一塊 FPGA 芯片。其中 Sparten3A DSP 為低端產品，高端的VirtexDSP 分為兩個產品線： Virtex4 SX,采用了 65nm 工藝的 Virtex5 SXT。典型的 FPGA 通常包含三類基本資源：可編程邏輯功能塊、可編程輸入 /輸出塊和可編程互聯資源，基本結構如圖 21所示。 1． VHDL 可以用來描述邏輯設計的結構，比如邏輯設計中有多少個子邏輯，而這些子邏輯是如何連接的。車行駛超過 3km 后，每公里 2 元，車費依次累加。 Kinside 即是行進100m 所需要的時鐘周期數，然后每行進 100m，則產生一個脈沖 clkout。 計費模塊由兩個進程組成。 圖 33 速度模塊框圖 計程模塊 此模塊主要用于記錄行進的距離，其模塊框圖如圖 34 所示。 Kmmoney1 用于產生 enable 和 price 信號。硬件電路由 CycloneⅡ電路板組成， clk 為時鐘周期信號，由試驗箱產生， start/stop 是啟動停止按鍵電路， reset 為自動清零電路。 圖 42 啟動 /停止按鍵電路 自動清零部分 由于顯示部分的特殊要求，即計費停止后屏幕上仍然要保持計費的所有信息，只有當下次計費啟動時才清零從新開始計費 。該模塊根據出租車所處的運行狀態(tài)和不同的形式速度，對相應數目的時鐘周期進行計數，車每行駛 100m 時輸出信號 clkout 輸出高電平。 ） 17 設計測試 利用 QuartusⅡ 對所設計出租車計費器的 VHDL 代碼進行了仿真，并在 CycloneⅡ型可編程數字實現系統(tǒng)上實現了該控制。 電子技術應用， . [5] 廖艷秋 . FPGA 的出租車計費器 [J]。 stop :in std_logic。 begin case sp is 速度選擇 when000=kinside:=0。 第七檔 end case。 clkout=39。039。 s_state:=s1。 2) Times 模塊 library ieee。 timecount:out std_logic )。 elsif(clk39。then t_state:=t1。 等待時間加 1 timecount=39。 elsif sp=000then t_state:=t2。 end rtl。 end kilometers。then 時鐘上升沿到達時進行計程 ） 23 if km_reg(3 downto 0)=1001then 對應里程十分位 km_reg:=km_reg+0111。 end rtl。 kmt2 :in std_logic_vector(3 downto 0)。 signal enable:std_logic。 end if。event and clk=39。 end if。 reg2:=cash。 else 對時鐘計數 clkout_t:=clkout_t+1。 總費用的百位 end rtl。 kmt1:out std_logic_vector(3 downto 0)。 reset:in std_logic。 start:in std_logic。 kmt3:out std_logic_vector(3 downto 0) )。 count1 :out std_logic_vector(3 downto 0)。 begin 使用定義的例化模塊 U1:speed PORT MAP(clk,reset,start,stop,sp,clktmp)。 end rtl。 signal kmtmp2 :std_logic_vector(3 downto 0)。 kmt2 :in std_logic_vector(3 downto 0)。 kmt1:out std_logic_vector(3 downto 0)。 ponent times is 定義計時模塊 port( clk :in std_logic。 end top。 stop :in std_logic。 總費用