【正文】 觸發(fā)器。系統(tǒng)復位電路的原理圖如圖45所示：配置電路由于FPGA芯片一般都是基于SRAM工藝的，不具備非易失特性，因此每次斷電后都會丟失內部的邏輯配置，所以系統(tǒng)在每次上電后都必須從外部非易失性存儲器中加載既定的配置信息。最好是在調試結束后，才使用AS接口將邏輯配置下載到EPCS1中，完成程序的固化。圖47 下載接口電路圖圖48 按鍵電路 電機模塊電路電機模塊電路如圖49所示。圖49 電機模塊電路 電機測速模塊電機測速電路如圖410所示。16x2點陣字符液晶模塊是由點陣字符液晶顯示器件和專用的行、列驅動器，控制器必要的連接件，結構件裝配而成，可以顯示數(shù)字和英文字符。使用可變電阻調整，通常接地。15腳（BL A）：背光顯示器電源+5V。VHDL語言的優(yōu)點VHDL是一種用形式化方法來描述數(shù)字電路和設計數(shù)字邏輯系統(tǒng)的語言，綜合起來講，VHDL語言具有如下優(yōu)點：l 覆蓋面廣，描述能力強，是一個多層次的描述語言。實體（Entity）是VHDL程序的基本單元，用于說明設計系統(tǒng)的外部接口信息，相當于提供一個設計單元的公共信息。(1) 脈沖生成模塊使整個系統(tǒng)的同步工作，把系統(tǒng)提供的50M的晶振頻率進行分頻，得到我們所需要的秒信號(便于在以后的計時中用到)，同時生成電路工作所需要的500Hz工作脈沖。其中各模塊的功能是：key_set 模塊：通過對KEY[2..0] 信號的采樣判斷處理，能夠對KEY[2..0]按鍵進行消抖處理，防止由于微小震動而產生的錯誤信號。其中 flag_3_9km 。所得的數(shù)據(jù)送至液晶LCD1602上以及輸出電機狀態(tài)。 THEN IF glcount000000110000 THEN en0=39。en1=39。en2=39。039。 ELSE glcount(7 DOWNTO 4)=glcount(7 DOWNTO 4) +1 。039。END PROCESS JS。 else 39。flag_3_9k=39。 when en2=39。 else 39。 圖55 GL模塊圖 圖56 GL模塊仿真圖形 int_div 模塊的實現(xiàn)int_div 模塊如圖57所示。 ELSE Counter1=Counter1+1。END PROCESS。 圖59 key_set 模塊原理圖下面給出按鍵設計的核心代碼：begin if rising_edge(clock_50M) then if clk=39。process (clock_50M) 按鍵功能部分begin if rising_edge(clock_50M) then k_debounce=dout1 or dout2 or dout3 。圖510 key_set 模塊仿真圖 DENDAI 模塊的實現(xiàn)DENDAI 模塊如圖511所示。039。039。s0=0100000 OR s1amp。 IF s1=101 AND s0=1001 THEN s1=000。 END IF。039。hour_l=m0。開始/停止信號 START，暫停信號 PUL。 then d0:=x0000。 then d2:=x0000。 then d3:=x0000。輸入信號為 clk，in16[15..0]，輸出信號為 out1[3..0]，out2[3..0]，out3[3..0]，out4[3..0]。end if。 THEN sf_out_t=fei3。 END IF。圖519 ram_1602模塊原理圖本模塊采用狀態(tài)機來描述，共分52個狀態(tài)，時序邏輯是依據(jù)字符型液晶顯示器資料給定的時序來制定的。EDA 技術是以計算機為工具來完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設計仿真等工作，電路設計者只需要完成對系統(tǒng)功能的描述，就可由計算機軟件進行系統(tǒng)處理，得到設計結果，且修改設計方案如同修改軟件一樣方便。當開始/停止按下之后，里程數(shù)就不斷增加，經過故障排除后發(fā)現(xiàn)，原來是太陽光直射到光電二極管上才導致出錯。本次畢業(yè)設計前后總經歷3個月時間，此間如果沒有以下老師和同們們的幫助，我是不可能如此順利完成的。附錄附錄1：整體電路圖（part1）整體電路圖（part2）附錄2：源程序 出租車計價器頂層程序（）LIBRARY ieee。 lcd_rw : OUT STD_LOGIC。 START : IN STD_LOGIC。 glbai : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 glshi : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 min_l : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。COMPONENT dendaiGENERIC (time_wait : STD_LOGIC_VECTOR(7 DOWNTO 0) )。 hour_l : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 PORT(en0 : IN STD_LOGIC。 fei_over3km : STD_LOGIC_VECTOR(63 DOWNTO 0)。COMPONENT key_set PORT(clock_50M : IN STD_LOGIC。 N2 : INTEGER )。 out2 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL en2 : STD_LOGIC。SIGNAL hour_h : STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL PUL : STD_LOGIC。b2v_inst4 : moneyGENERIC MAP(fei_10km = 0000000000000000000000000000000000000000000000010001000000000000, fei_base = 0000000000000000000000000000000000000001000000010000000000000000, fei_over3km = 0000000000000000000000000000000000000000000000010000000000000000, fei_wait = 0000000000000000000000000000000000000000000000000001000000000000 )PORT MAP(flag = flag, flag_3_9km = flag_3_9, flag_9km = flag_9, RESET = SYS_RESET, fei_bcd = fei_bcd)。use 。 液晶顯示的RS端 lcd_rw:out std_logic。type state is( SETFUNCTION,SWITCHMODE,CLEAR,SETDDRAM_0,S0_1,SETDDRAM_1,S0_2,SETDDRAM_2,S0_3,SETDDRAM_3,S0_4,S0_5,S0_6,S0_7,S0_8,SETDDRAM_2_0,SETDDRAM_2_1, S1_0,SETDDRAM_2_2,S1_1,SETDDRAM_2_3,S1_2,SETDDRAM_2_4,S1_3,S1_4,S1_5,S1_6,S1_7,S1_8,S1_9,S1_10,SETDATA_1_1,S1_D_1,S1_D_2,SETDATA_1_3,S1_D_3,S1_D_4,SETDATA_1_5,S1_D_5,S1_D_6,S1_D_7,SETDATA_1_6,S1_D_8,SETDATA_2_1,S2_D_1,SETDATA_2_2,S2_D_3,SETDATA_2_3,S2_D_4,S2_D_5,SETDATA_2_4,S2_D_6 )。 clk_500Hz=39。 end process。 when 1=lcd1_5=x31。 elsif t5000 then clk_500Hz=39。beginclk:process(clk_50M) 提供掃描信號500HZ begin if clk_50M39。 液晶顯示的全能端 data:out std_logic_vector(7 downto 0) 液晶顯示的數(shù)據(jù)羰 )。 計費百、十，元、角 hour_h,hour_l,min_h,min_l:in integer range 0 to 10。b2v_inst6 : int_divGENERIC MAP(N1 = 50000000, N2 = 100000 )PORT MAP(CLK_50M = CLK_50M, CLK1HZ = CLK1HZ, CLK500HZ = CLK500HZ)。SIGNAL START : STD_LOGIC。SIGNAL jibai : STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL flag : STD_LOGIC。 out4 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 CLK1HZ : OUT STD_LOGIC。 START : OUT STD_LOGIC。 PORT(flag : IN STD_LOGIC。 en2 : IN STD_LOGIC。 min_l : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 CLK_500HZ : IN STD_LOGIC。 sf_l : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 hour_l : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 glshi : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 RESET : IN STD_LOGIC。 motoa : OUT STD_LOGIC。 LIBRARY work。于老師從設計開題初期的資料查閱到系統(tǒng)設計再到最后的論文答辯，嚴格把關，耐心指導，一直都給予我耐心的指導和幫助。75參考文獻參考文獻[1][M].成都:電子科技大學出版社，2008. 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Beijing：Electronic industry Press，2002.致謝致 謝當論文寫到這里時，我的大學本科生活就算結束了?？梢?，利用FPGA可以極大地提高設計效率和靈活度并且修改快捷。該模塊的詳細代碼請參附錄2。 sf_out=sf_out_t。139。將16位十六進制碼譯成16位十進制碼。event and clk=39。 end if。 end if。 end if。圖511 DENDAI模塊原理圖圖512 DENDAI模塊仿真波形圖 MONEY 模塊的實現(xiàn)MONEY 模塊如圖513所示。039。039。 END IF。 END IF。s1