【正文】 系統(tǒng)開發(fā)方式，具有兩方面特點(diǎn)。軟件可以使用自頂向下的設(shè)計(jì)方案，而且可以多個(gè)人分工并行工作，這些年來IP核產(chǎn)業(yè)的崛起，將若干軟核結(jié)合起來就可以構(gòu)成一個(gè)完整的系統(tǒng)，這一切極大地縮短了開發(fā)周期和上市時(shí)間，有利于在激烈的市場(chǎng)競(jìng)爭(zhēng)中搶占先機(jī)。而 MCU 和 DSP 芯片在強(qiáng)干擾條件下，尤其是強(qiáng)電磁干擾下，很可能越出正常的工作流程，出現(xiàn) PC 跑飛現(xiàn)象。采用 PLD 設(shè)計(jì)，將所有器件集成在一塊芯片上，體積大大減小的同時(shí)還提高了穩(wěn)定性，并且可應(yīng)用EDA軟件仿真，調(diào)試，易于進(jìn)行功能擴(kuò)展，外圍電路較少，采用硬件邏輯電路實(shí)現(xiàn)，其最大的優(yōu)點(diǎn)是穩(wěn)定性好，抗干擾能力強(qiáng)，非常適合作為計(jì)程車的計(jì)價(jià)器系統(tǒng)的控制核心。3 出租車計(jì)價(jià)器功能及要求 出租車計(jì)費(fèi)規(guī)則出租車的計(jì)費(fèi)工作原理分成5個(gè)階段：(1) 車起步開始計(jì)費(fèi)，首先顯示起步價(jià)()，車在行駛3km以內(nèi)。(3) 行駛路程達(dá)到或超過10km后。(5) 若停止則車費(fèi)停止計(jì)費(fèi)，按下復(fù)位鍵后，費(fèi)用恢復(fù)至起步價(jià)，等待下一次計(jì)費(fèi)的開始。啟動(dòng)/停止鍵為一脈沖信號(hào)，當(dāng)有電平發(fā)生變換時(shí)，表示該計(jì)費(fèi)系統(tǒng)已啟動(dòng)。跟據(jù)相應(yīng)的計(jì)費(fèi)公式來計(jì)算出總費(fèi)用，和單價(jià)費(fèi)用，里程總數(shù)，等待時(shí)同時(shí)顯示在液晶上。 出租車計(jì)價(jià)器的功能(1) 實(shí)時(shí)顯示每次旅程的總金額和里程數(shù)；(2) 實(shí)時(shí)顯示計(jì)費(fèi)單價(jià)，并能顯示等待時(shí)間；(3) 適應(yīng)價(jià)格調(diào)整，程序修改方便。注：本設(shè)計(jì)采用5V供電。(3) 計(jì)程精度： 公里；計(jì)程范圍：~ 公里。 4 出租車計(jì)費(fèi)系統(tǒng)硬件設(shè)計(jì)本設(shè)計(jì)中，硬件設(shè)計(jì)部分包括硬件總體方案設(shè)計(jì)、各個(gè)硬件模塊設(shè)計(jì)及其原理分析。 硬件總體方案設(shè)計(jì)本系統(tǒng)采用FPGA EP1C3T144C8N 核心板作為中央處理器，采用11個(gè)I/O口控制LCD1602顯示，實(shí)現(xiàn)計(jì)價(jià)器的等待時(shí)間，總費(fèi)用，實(shí)時(shí)費(fèi)用單價(jià)及總里程數(shù)的實(shí)時(shí)顯示。通過光電傳感器輸送脈沖傳送給FPGA來作計(jì)數(shù)。本系統(tǒng)的FPGA核心模塊主要由FPGA芯片、電源、時(shí)鐘源、復(fù)位電路、FPGA配置電路及下載接口電路組成。FPGA的I/O引腳按其功能可以分為四部分,且每個(gè)BANK的I/O引腳供電是獨(dú)立的，BANK1~BANK4引腳圖如圖42所示：圖41 系統(tǒng)框圖圖42 EP1C3T144 BANK1～BANK4引腳圖電源 如圖43所示,本核心板的所有I/O腳都采用 ，因此所有的VCCIO都連接 ，VCCINT為FPGA內(nèi)核工作電壓輸入，Cyclone 系列的FPGA均采用 ，所以這里連接 。一些對(duì)實(shí)時(shí)性和同步性要求較高的系統(tǒng)，如數(shù)據(jù)采集系統(tǒng)，甚至不能使用任何可能含有毛刺的輸出作為時(shí)鐘信號(hào)。CPLD/FPGA都具有專門的全局時(shí)鐘引腳，它直接連到器件中的每一個(gè)寄存器。在本系統(tǒng)中FPGA EP1C3T144C8N 提供4路時(shí)鐘供用戶使用，板載50M有源晶振，可以根據(jù)需要進(jìn)行PLL 定制，或者直接分頻處理。FPGA不像單片機(jī)，它的接口是非常靈活的，RST可以根據(jù)系統(tǒng)的布局任意選擇I/O引腳接開關(guān)到低電平，內(nèi)部檢測(cè)低電平有效復(fù)位。復(fù)位按鍵，可以從新配置FPGA，按下之后，從配置芯片中讀取程序；成功讀取之后，程序開始正常運(yùn)行。本系統(tǒng)采用EPCS1作為FPGA的配置芯片，用于儲(chǔ)存系統(tǒng)的內(nèi)部邏輯配置。EPCS1擁有包括在系統(tǒng)可編程（ISP）、flash存儲(chǔ)器訪問接口、節(jié)省單板空間的小外形集成電路（SOIC）封裝等高級(jí)特征，成為Cyclone FPGA系列產(chǎn)品在大容量及價(jià)格敏感的應(yīng)用環(huán)境下的完美補(bǔ)充。AS 接口主要是用來編程EPCS1芯片，同時(shí)也可以用來調(diào)試系統(tǒng)。需要考慮的是EPCS1的編程次數(shù)是有限制的，雖然比EPC 系列芯片的要多，但是太頻繁的擦除和寫入對(duì)芯片還是有一定影響的。AS 接口電路原理圖如圖47所示： 按鍵控制電路按鍵控制電路如圖48所示。四個(gè)電阻的功能均為上拉電阻。當(dāng)按鍵SW按下時(shí)，KEY值輸出為低電平。本設(shè)計(jì)采用軟件消抖法，具體細(xì)節(jié)將在軟件部分按鍵消抖模塊中詳細(xì)介紹。本電路中的電機(jī)可以采用直流電機(jī)和步進(jìn)電機(jī)，在綜合考慮了工作情境，系統(tǒng)精度和價(jià)格等因素，本設(shè)計(jì)所采用5V單向直流電機(jī)。情形一：當(dāng)MOTO_A=1，MOTO_B=0時(shí)，Q1導(dǎo)通，導(dǎo)致Q2導(dǎo)通，Q6導(dǎo)通后電流形成回路，同時(shí)Q5截止，Q3截止，Q4截止，而電流從A流向B，電機(jī)正轉(zhuǎn)。情形三：當(dāng)MOTO_A=1，MOTO_B=1時(shí)，由于對(duì)稱的三極管型號(hào)相同，參數(shù)相同，導(dǎo)致A、B兩點(diǎn)電位相同，電機(jī)不動(dòng)。電機(jī)模塊的作用是模擬出租車的運(yùn)行狀況，包括加速，開啟和停止功能。光電傳感器是將光轉(zhuǎn)化成電，以達(dá)到隔離的作用。當(dāng)發(fā)射管和接收管沒有物體遮擋時(shí)，則接收管阻值很小，故此時(shí)CP輸出為低電平。在此電路模塊中，電阻R32起到限流作用，電阻R33是上拉電阻。下面對(duì)1602作簡(jiǎn)單介紹。這種點(diǎn)陣字符模塊本身帶有字符發(fā)生器，顯示容量大，功能豐富。16x2字符型液晶顯示模塊（LCM）的引腳及功能如下：1腳（VDD/VSS）：電源5(1177。2腳（VCC）：接地或電源5(1177。3腳（VO）：反視度調(diào)整。4腳（RS）：寄存器選擇。5腳（R/W）：讀/寫選擇。6腳（E）：使能操作。7腳~14腳：雙向數(shù)據(jù)總線的第0位~第7位。16腳（BL K）：背光顯示器接地。其中Verilog HDL比較簡(jiǎn)單，在NIOS項(xiàng)目里運(yùn)用較多；而VHDL語言功能強(qiáng)大，學(xué)習(xí)起來有一定難度，在數(shù)字系統(tǒng)和通信系統(tǒng)設(shè)計(jì)中使用較多。下面介紹VHDL語言及出租車計(jì)費(fèi)系統(tǒng)各個(gè)模塊的原理。與另外一門硬件描述語言Verilog HDL相比，VHDL更善于描述高層的一些設(shè)計(jì)，包括系統(tǒng)級(jí)（算法、數(shù)據(jù)通路、控制）和行為級(jí)（寄存器傳輸級(jí)）。在VHDL語言中，設(shè)計(jì)的原始描述可以非常簡(jiǎn)練，經(jīng)過層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。l 使用期長(zhǎng)，不會(huì)因工藝變化而使描述過時(shí)。一個(gè)大規(guī)模的設(shè)計(jì)不可能由一個(gè)人獨(dú)立完成，必須由多人共同承擔(dān)，VHDL為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提供了有力的支持。庫和庫中程序包的調(diào)用類似于高級(jí)程序語言的文件頭，程序中的函數(shù)及一些數(shù)據(jù)類型如std_logic等都在庫中的程序包中有定義，因此程序要用到這些函數(shù)及數(shù)據(jù)類型則必須調(diào)用庫和庫的程序包。對(duì)于一個(gè)已經(jīng)確定的系統(tǒng)，實(shí)體的描述是唯一的。配置語句一般用來描述層與層之間的連接關(guān)系以及實(shí)體與結(jié)構(gòu)之間的連接關(guān)系。當(dāng)一個(gè)實(shí)體存在多個(gè)結(jié)構(gòu)時(shí)，可以通過配置語句為其指定一個(gè)結(jié)構(gòu)，若省略配置語句，則VHDL編譯器將自動(dòng)為實(shí)體選一個(gè)最新編譯的結(jié)構(gòu)。圖 51 系統(tǒng)頂層框圖主要分為三個(gè)模塊，分別為：秒分頻模塊、計(jì)量模塊和譯碼顯示模塊。(2) 計(jì)量控制模塊也是系統(tǒng)中一個(gè)十分重要的模塊，它由三個(gè)部分組成，分別是計(jì)價(jià)部分、計(jì)時(shí)部分和計(jì)程部分，是計(jì)程車計(jì)價(jià)器系統(tǒng)多功能實(shí)現(xiàn)的保證。(3) 最后一個(gè)譯碼顯示模塊作用在于把計(jì)程車的工作情況(等待時(shí)間、單價(jià)、價(jià)錢、行程數(shù))反饋給乘客。 系統(tǒng)的頂層原理圖系統(tǒng)頂層原理圖如圖52所示。輸出部分分別是液晶讀寫信號(hào)lcd_wr，液晶串行信號(hào)：lcd_rs，液晶使能信號(hào)：lcd_en，液晶數(shù)據(jù)信號(hào)data[7..0]，直流電機(jī)控制端：motoa，motob。int_div 模塊：生成適合于本系統(tǒng)需要的500 Hz與1 Hz的時(shí)鐘信號(hào)。DENDAI 模塊：在汽車啟動(dòng)后，當(dāng)遇到顧客等人、紅燈或堵車不能前進(jìn)時(shí)，出租車采用計(jì)時(shí)收費(fèi)的方式。當(dāng)時(shí)間達(dá)到預(yù)設(shè)時(shí)長(zhǎng)時(shí)則產(chǎn)生用于計(jì)費(fèi) flag 脈沖和時(shí)間計(jì)費(fèi)標(biāo)志信號(hào) t。MONEY 模塊： 從 GL 模塊傳送來的 flag_3_9km，flag_9km信號(hào)和從DENDAI 模塊傳送來的 flag 信號(hào)決定單價(jià)費(fèi)用以便用于總費(fèi)用的累加，同時(shí)輸出十六進(jìn)制費(fèi)用數(shù) fei_bcd[15..0]。conv 模塊：將MONEY模塊產(chǎn)生的十六進(jìn)制費(fèi)用 fei_bcd[15..0] 譯碼成4位十進(jìn)制數(shù) out1[3..0]，out2[3..0]，out3[3..0]，out4[4..0]，并送入 LCD 顯示模塊。 系統(tǒng)各功能模塊的實(shí)現(xiàn) CC2 頂層模塊的實(shí)現(xiàn) CC2模塊如圖53所示。圖53 頂層模塊圖圖54 CC2模塊仿真波形圖 CC2模塊仿真圖如54所示。脈沖輸入端CP。 GL 模塊的實(shí)現(xiàn)GL 模塊如圖55所示。下面列出GL 模塊的關(guān)鍵代碼：BEGIN IF RESET=39。 THEN glcount=B0000_0000_0000。139。139。039。039。039。139。039。039。039。139。 IF PUL=39。 THEN NULL。event and sec=39。 THEN IF glcount(3 DOWNTO 0)=X9 THEN glcount(3 DOWNTO 0)=X0。139。 IF glcount(11 DOWNTO 8)=X9 THEN glcount(11 DOWNTO 8)=X0。END IF。秒十位加1 END IF。秒加1 en=39。 END IF。 ELSE en0=39。en=39。en1=39。en2=39。 END IF。glbai=glcount(11 downto 8)。glge=glcount(3 downto 0)。139。139。039。139。139。039。139。139。039。139。139。039。139。139。039。 3KM~9KMflag_9km=en2 AND en。GL 模塊仿真圖如圖56所示。相應(yīng)的數(shù)值和狀態(tài)位送至輸出端。輸入信號(hào)為系統(tǒng)時(shí)鐘信號(hào)CLK_50M，輸出信號(hào)為用于計(jì)時(shí)的時(shí)鐘信號(hào)CLK1HZ，工作脈沖信號(hào)CLK500HZ。 Temp1=Not Temp1。 END IF。 Temp3=Not Temp3。 END IF。IF falling_edge(CLK_50M) THEN IF Counter=N1/2 THEN Temp2=NOT Temp2。 IF Counter1=N2/2 THEN Temp4=NOT Temp4。END IF。CLK1HZ=Temp1 XOR Temp2。END。將系統(tǒng)時(shí)鐘50MHz頻率進(jìn)行分頻，分別是500Hz、1Hz時(shí)鐘。輸入系統(tǒng)時(shí)鐘clock_50M，按鍵 key[2..0]，輸出按鍵使能信號(hào)START，PUL，直流電機(jī)控制端motoa，motob。139。 dout2=dout1。 end if。end process。按鍵消抖輸出. end if。key_edge=NOT (dout1 or dout2 or dout3 ) and k_debounce。通過按鍵來控制電機(jī)的運(yùn)轉(zhuǎn)情況以及DENDAI、GL 模塊的控制信號(hào) START，PUL 信號(hào)。按鍵掃描周期為316Hz。輸入信號(hào)為 CLK_1HZ，CLK_500HZ， START，PUL，輸出信號(hào)為 hour_h[3..0]，hour_l[3..0]，min_h[3..0]，min_l[3..0]，flag，ff。EVENT AND CLK_1HZ=39。 THEN IF START=39。 THEN en1=39。en0=39。m1=000。s1=000。 ELSIF PUL=39。 THEN IF m1amp。139。039。 IF s1amp。s0=1000000 OR m0(0)amp。s0=10000000 THEN en0=39。 ELSE en0=39。 END IF。s0=0000。 IF s0=1001 THEN s0=0000。 IF m0=1001 THEN m0=0000。 ELSE m1=m1+1。 ELSE m0=m0+1。 ELSE s1=s1+1。 ELSE s0=s0+1。 ELSE en1=39。en0=39。 END IF。039。m1。min_h=39。amp。min_l=s0。DENDAI 模塊仿真信號(hào)如圖512所示。輸出為送入液晶的時(shí)鐘數(shù)值 hour_h[3..0]，hour_l[3..0]，min_h[3..0]，min_l[3..0]，達(dá)到2分鐘標(biāo)志信號(hào) flag，超過2分鐘后每20分鐘脈沖信號(hào) ff。輸入信號(hào)為 flag，flag_3_9km，flag_9km，RESET，輸出信號(hào)為 fei_bcd[15..0]。den:process(flag,reset) variable d0:std_logic_vector(15 downto 0)。039。 elsif rising_edge(flag) then d0:=d0+fei_wait。 denfei=d0。che_3_9:process(flag_3_9km,reset) variable d2:std_logic_vector(15 downto 0)。039。 elsif rising_edge(flag_3_9km) then d2:=d2+fei_over3km。 chefei_3_9=d2。che_9: process(flag_9km,reset) variable d3:std_logic_vector(15 downto 0)。039。 elsif rising_edge(flag_9km) then d3: