【正文】 器實(shí)現(xiàn)多屏顯示的功能，可同時(shí)顯示各項(xiàng)營(yíng)運(yùn)數(shù)據(jù)，使乘客一目了然；(2)永久時(shí)鐘功能，在非營(yíng)運(yùn)狀態(tài)下，日歷時(shí)鐘芯片的使用使計(jì)價(jià)器可以顯示永久時(shí)鐘；(3)存儲(chǔ)功能，可存儲(chǔ)多項(xiàng)營(yíng)運(yùn)數(shù)據(jù)，便于查詢。它采用了手搖計(jì)算機(jī)與機(jī)械結(jié)構(gòu)相結(jié)合的方式，實(shí)現(xiàn)了半機(jī)械半電子化，在計(jì)程的同時(shí)還可完成計(jì)價(jià)的工作?，F(xiàn)今我國(guó)生產(chǎn)計(jì)價(jià)器的企業(yè)有上百家，主要是集中在北京，上海，沈陽和廣州等地。出租車計(jì)價(jià)器論文畢業(yè)設(shè)計(jì)目 錄 1 引言 1 研究背景 1 目前出租車計(jì)價(jià)器存在的問題和改進(jìn)方案 1 出租車計(jì)價(jià)器存在的問題 1 改進(jìn)的方法 22 系統(tǒng)設(shè)計(jì)方案的論證與選擇 4 方案設(shè)計(jì) 4 方案一：基于單片機(jī)的出租車計(jì)價(jià)器方案設(shè)計(jì) 4 方案二：基于EDA的出租車計(jì)價(jià)器方案設(shè)計(jì) 4 方案選擇 43 出租車計(jì)價(jià)器功能及要求 7 出租車計(jì)費(fèi)規(guī)則 7 出租車計(jì)價(jià)器的功能 7 出租車計(jì)價(jià)器的性能指標(biāo) 74 出租車計(jì)費(fèi)系統(tǒng)硬件設(shè)計(jì) 9 硬件總體方案設(shè)計(jì) 9 FPGA核心模塊 9 按鍵控制電路 13 電機(jī)模塊電路 13 電機(jī)測(cè)速模塊 14 液晶顯示模塊 155 出租車計(jì)費(fèi)系統(tǒng)軟件設(shè)計(jì) 16 VHDL語言概述 16 系統(tǒng)總體框架 17 系統(tǒng)的頂層原理圖 18 系統(tǒng)各功能模塊的實(shí)現(xiàn) 19 CC2 頂層模塊的實(shí)現(xiàn) 19 GL 模塊的實(shí)現(xiàn) 20 int_div 模塊的實(shí)現(xiàn) 22 key_set 模塊的實(shí)現(xiàn) 24 DENDAI 模塊的實(shí)現(xiàn) 2531 MONEY 模塊的實(shí)現(xiàn) 26 conv模塊的實(shí)現(xiàn) 28 SF模塊的實(shí)現(xiàn) 29 ram_1602模塊的實(shí)現(xiàn) 30結(jié) 論 32參考文獻(xiàn) 33致 謝 34附錄1：整體電路圖（part1） 35附錄2：源程序 37天津職業(yè)技術(shù)師范大學(xué)2012屆本科生畢業(yè)設(shè)計(jì)1 引言 研究背景出租車行業(yè)在我國(guó)是八十年代初興起的一項(xiàng)新興行業(yè)，隨著我國(guó)國(guó)民經(jīng)濟(jì)的高速發(fā)展，出租汽車已成為城市公共交通的重要組成部分。出租汽車計(jì)價(jià)器是一種專用的計(jì)量?jī)x器，它安裝在出租汽車上，能連續(xù)累加，并指示出行程中任一時(shí)刻乘客應(yīng)付費(fèi)用的總數(shù)，其金額值是計(jì)程和計(jì)時(shí)時(shí)間的函數(shù)。大規(guī)模集成電路的發(fā)展產(chǎn)生了第三代計(jì)價(jià)器，也就是全電子化的計(jì)價(jià)器，其功能在不斷完善中。新型數(shù)據(jù)存儲(chǔ)器的應(yīng)用使得計(jì)價(jià)器的營(yíng)運(yùn)數(shù)據(jù)在掉電情況下還可以保存10年。 目前出租車計(jì)價(jià)器存在的問題和改進(jìn)方案 出租車計(jì)價(jià)器存在的問題隨著我國(guó)國(guó)民經(jīng)濟(jì)的高速發(fā)展，出租汽車已成為城市公共交通的重要組成部分。目前出租車計(jì)價(jià)器存在的問題主要有：計(jì)價(jià)器作弊的問題。毛刺(競(jìng)爭(zhēng)一冒險(xiǎn))現(xiàn)象。傳感器輸出的脈沖其脈沖寬度、占空比等參數(shù)都是可變的，使計(jì)價(jià)器與傳感器對(duì)號(hào)入座。利用汽車啟動(dòng)時(shí)速度總是由零逐步增高的道理，而非法的外加脈沖總是以固定速度加入的，當(dāng)加入了判別電路后，如果速度不是由低到高則計(jì)價(jià)器拒絕接受。因此，所設(shè)計(jì)的計(jì)費(fèi)器不僅要能滿足不同地區(qū)的要求，而且計(jì)費(fèi)方式的調(diào)整也應(yīng)當(dāng)很方便。(3) 計(jì)費(fèi)器必須要有防作弊功能，能有效防止司機(jī)作弊，同時(shí)要防止計(jì)費(fèi)器在營(yíng)運(yùn)過程中死機(jī)。總金額 顯示單價(jià)顯示單片機(jī)鍵盤控制啟動(dòng)/清除開關(guān)里程傳感器串口顯示驅(qū)動(dòng)電路鎖存器 圖21 基于單片機(jī)出租車計(jì)價(jià)器系統(tǒng)框圖 方案二：基于EDA的出租車計(jì)價(jià)器方案設(shè)計(jì)出租車計(jì)價(jià)器系統(tǒng)基于FPGA芯片，采用自頂向下設(shè)計(jì)方法。設(shè)計(jì)大多是：通過軟件編程，仿真，調(diào)試，符合要求后將程序用編程器寫入到單片機(jī)芯片上。速度模塊計(jì)時(shí)模塊計(jì)程模塊計(jì)費(fèi)模塊總里程總費(fèi)用FPGA芯片里程脈沖復(fù)位信號(hào) 圖22 基于FPGA的出租車計(jì)費(fèi)系統(tǒng)總體框圖啟動(dòng)/停止 采用FPGA設(shè)計(jì)，設(shè)計(jì)者只需用 HDL 語言完成系統(tǒng)功能的描述，借助 EDA 工具就可得到設(shè)計(jì)結(jié)果，將編譯后的代碼下載到目標(biāo)芯片就可在硬件上實(shí)現(xiàn)。速度快，可靠性高M(jìn)CU(Micro Controller Unit)和 DSP(Digital Signal Processor)都是通過串行執(zhí)行指令來實(shí)現(xiàn)特定功能，不可避免低速，而 FPGA／CPLD 則可實(shí)現(xiàn)硬件上的并行工作，在實(shí)時(shí)測(cè)控和高速應(yīng)用領(lǐng)域前景廣闊；另一方面，F(xiàn)PGA／CPLD 器件在功能開發(fā)上是軟件實(shí)現(xiàn)的，但物理機(jī)制卻和純硬件電路一樣，十分可靠；而且與其他的設(shè)計(jì)方法相比，F(xiàn)PGA芯片具有比較豐富的存儲(chǔ)單元，可以將原本需要外加的存儲(chǔ)設(shè)備轉(zhuǎn)移到 FPGA 芯片內(nèi)部實(shí)現(xiàn)，使整體設(shè)計(jì)需要的外圍元器件更少?；趯?duì)以上各個(gè)因素的考慮，決定采用以 FPGA 為核心，用 VHDL 編程來實(shí)現(xiàn)計(jì)價(jià)器的設(shè)計(jì)方法，實(shí)現(xiàn)出租車計(jì)價(jià)器的設(shè)計(jì)，提升設(shè)計(jì)的可行性。(4) 在行駛中遇紅燈或中途暫時(shí)停車情況下，車暫時(shí)停止，計(jì)價(jià)器則按時(shí)間計(jì)費(fèi)。在汽車運(yùn)動(dòng)的過程中，采用一個(gè)脈沖信號(hào)(計(jì)數(shù)脈沖)來實(shí)現(xiàn)路程的計(jì)數(shù)，該信號(hào)代替了實(shí)際的車行里程測(cè)速的脈沖信號(hào)，在剛開始LCD1602 顯示的是起始價(jià)；當(dāng)啟動(dòng)/停止鍵使電平有偶次時(shí)，汽車停止前進(jìn)，同時(shí)停止發(fā)生脈沖，此時(shí)路程計(jì)數(shù)和等待時(shí)間計(jì)時(shí)停止；當(dāng)暫停鍵為低電平時(shí)，汽車暫停，計(jì)程脈沖失效，時(shí)間計(jì)數(shù)開始運(yùn)行，最后把等待時(shí)間也這算成車費(fèi)的一部分。 出租車計(jì)價(jià)器的性能指標(biāo)(1) 供電電壓5V。(4) 計(jì)時(shí)精度： 1 秒； 計(jì)時(shí)范圍：1 小時(shí)。根據(jù)要求通過按鍵來模擬出租車運(yùn)行狀態(tài)（開啟/停止，等待，加速功能）以及計(jì)價(jià)器復(fù)位功能。FPGA芯片F(xiàn)PGA芯片采用Altera公司的Cyclone系列的EP1C3T144C8N，其I/，一個(gè)鎖相環(huán)，約3萬門、6萬RAM bit，144個(gè)引腳。在CPLD/FPGA設(shè)計(jì)中最好的時(shí)鐘方案是：由專用的全局時(shí)鐘輸入引腳驅(qū)動(dòng)的單個(gè)主時(shí)鐘去鐘控設(shè)計(jì)項(xiàng)目中的每一個(gè)觸發(fā)器。本系統(tǒng)時(shí)鐘接線如圖44所示：圖43 I/O電壓、內(nèi)核電壓連接圖圖44 系統(tǒng)時(shí)鐘接線圖復(fù)位電路由于系統(tǒng)在運(yùn)行中受到干擾后可能會(huì)出現(xiàn)CPU程序“跑飛”等異常，此時(shí)系統(tǒng)盲目運(yùn)行甚至出現(xiàn)死機(jī)現(xiàn)象，因此為確保系統(tǒng)穩(wěn)定可靠工作,復(fù)位電路是必不可少的一部分。系統(tǒng)復(fù)位電路的原理圖如圖45所示：配置電路由于FPGA芯片一般都是基于SRAM工藝的，不具備非易失特性，因此每次斷電后都會(huì)丟失內(nèi)部的邏輯配置，所以系統(tǒng)在每次上電后都必須從外部非易失性存儲(chǔ)器中加載既定的配置信息。系統(tǒng)FPGA配置電路的原理圖如圖46所示：圖45 系統(tǒng)復(fù)位電路圖圖46 系統(tǒng)FPGA配置電路圖 下載接口電路這是一種主串模式下FPGA的配置電路，通過AS接口來完成EPCS 芯片的編程下載，使用的下載電纜是ByteBlasterII。最好是在調(diào)試結(jié)束后，才使用AS接口將邏輯配置下載到EPCS1中，完成程序的固化。當(dāng)按鍵SW未按下時(shí)，KEY值輸出為高電平。圖47 下載接口電路圖圖48 按鍵電路 電機(jī)模塊電路電機(jī)模塊電路如圖49所示。情形二：當(dāng)MOTO_A=0，MOTO_B=1時(shí)，Q4導(dǎo)通，導(dǎo)致Q3導(dǎo)通，Q5導(dǎo)通后電流形成回路，同時(shí)Q2截止，Q1截止，Q6截止，而電流從B流向A，電機(jī)反轉(zhuǎn)，因?yàn)楸倦娐冯姍C(jī)為單向，故效果為不動(dòng)。圖49 電機(jī)模塊電路 電機(jī)測(cè)速模塊電機(jī)測(cè)速電路如圖410所示。從LED的亮滅情況來直觀反應(yīng)CP電平狀態(tài)。16x2點(diǎn)陣字符液晶模塊是由點(diǎn)陣字符液晶顯示器件和專用的行、列驅(qū)動(dòng)器，控制器必要的連接件，結(jié)構(gòu)件裝配而成，可以顯示數(shù)字和英文字符。10%)V或接地。使用可變電阻調(diào)整，通常接地。1：讀；0：寫。15腳（BL A）：背光顯示器電源+5V。本次軟件設(shè)計(jì)語言采用VHDL。VHDL語言的優(yōu)點(diǎn)VHDL是一種用形式化方法來描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語言，綜合起來講，VHDL語言具有如下優(yōu)點(diǎn)：l 覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的描述語言。l 支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。實(shí)體（Entity）是VHDL程序的基本單元，用于說明設(shè)計(jì)系統(tǒng)的外部接口信息，相當(dāng)于提供一個(gè)設(shè)計(jì)單元的公共信息。在分層次的設(shè)計(jì)中，配置可以用來把特定的設(shè)計(jì)實(shí)體關(guān)聯(lián)到元件實(shí)例（Component），或把特定的結(jié)構(gòu)關(guān)聯(lián)到一個(gè)實(shí)體。(1) 脈沖生成模塊使整個(gè)系統(tǒng)的同步工作，把系統(tǒng)提供的50M的晶振頻率進(jìn)行分頻，得到我們所需要的秒信號(hào)(便于在以后的計(jì)時(shí)中用到)，同時(shí)生成電路工作所需要的500Hz工作脈沖。三個(gè)模塊有機(jī)地結(jié)合在一起，實(shí)現(xiàn)了基于FPGA的多功能計(jì)程車計(jì)價(jià)器的設(shè)計(jì)。其中各模塊的功能是：key_set 模塊：通過對(duì)KEY[2..0] 信號(hào)的采樣判斷處理，能夠?qū)EY[2..0]按鍵進(jìn)行消抖處理，防止由于微小震動(dòng)而產(chǎn)生的錯(cuò)誤信號(hào)。當(dāng)PUL 為1時(shí)，開始記錄時(shí)間，并將時(shí)間送入 LCD 模塊。其中 flag_3_9km 。輸入信號(hào)為時(shí)鐘信號(hào) CLK_50M，脈沖信號(hào)CP，復(fù)位信號(hào)SYS_RESET，按鍵開關(guān)KEY[2..0]，輸出信號(hào)為液晶顯示信號(hào) lcd_rs，lcd_rw，lcd_e，data[7..0]，直流電機(jī)控制端 motoa，motob。所得的數(shù)據(jù)送至液晶LCD1602上以及輸出電機(jī)狀態(tài)。039。 THEN IF glcount000000110000 THEN en0=39。en2=39。en1=39。 ELSIF glcount=000010010000 THEN en0=39。en2=39。039。039。 IF glcount(7 DOWNTO 4)=X5 THEN glcount(7 DOWNTO 4)=X0。 ELSE glcount(7 DOWNTO 4)=glcount(7 DOWNTO 4) +1 。039。039。039。END PROCESS JS。flag_1k=39。 else 39。 when en0=39。flag_3_9k=39。 else 39。 when en2=39。flag_3km=39。 else 39。大于9KMEND one。 圖55 GL模塊圖 圖56 GL模塊仿真圖形 int_div 模塊的實(shí)現(xiàn)int_div 模塊如圖57所示。 ELSE Counter=Counter+1。 ELSE Counter1=Counter1+1。 END IF。END PROCESS。int_div 模塊仿真波形如圖58所示。 圖59 key_set 模塊原理圖下面給出按鍵設(shè)計(jì)的核心代碼：begin if rising_edge(clock_50M) then if clk=39。 dout3=dout2。process (clock_50M) 按鍵功能部分begin if rising_edge(clock_50M) then k_debounce=dout1 or dout2 or dout3 。key_set 模塊仿真波形如圖510所示。圖510 key_set 模塊仿真圖 DENDAI 模塊的實(shí)現(xiàn)DENDAI 模塊如圖511所示。139。039。m0=0000。039。此IF語句得到en1使能信號(hào) ELSE en1=39。s0=0100000 OR s1amp。139。 IF s1=101 AND s0=1001 THEN s1=000。 IF s1=101 THEN s1=000。 END IF。 END IF。039。 hour_h=39。hour_l=m0。s1。開始/停止信號(hào) START，暫停信號(hào) PUL。下面給出計(jì)費(fèi)的關(guān)鍵代碼： fei_bcd=denfei+chefei_3_9+chefei_9+fei_base 。 then d0:=x0000。 end process den。 then d2:=x0000。 end process che_3_9。 then d3:=x0000。 end process che_9。輸入信號(hào)為 clk，in16[15..0]，輸出信號(hào)為 out1[3..0]，out2[3..0]，out3[3..0]，out4[3..0]。 thenout1=conv_std_logic_vector(tmp rem 10,4)。end if。圖516 conv模塊仿真波形圖 SF模塊的實(shí)現(xiàn)SF 模塊如圖517所示。 THEN sf_out_t=fei3。 ELSIF en2=39。 END IF。SF 模塊仿真波形如圖518所示。圖519 ram_1602模塊原理圖本模塊采用狀態(tài)機(jī)來描述，共分52個(gè)狀態(tài)，時(shí)序邏輯是依據(jù)字符型液晶顯示器資料給定的時(shí)序來制定的。在該模塊程序中，將不變的字符固定，同時(shí)將變化的字符位置進(jìn)行掃描周期為500Hz的動(dòng)態(tài)掃描，以減小錯(cuò)誤顯示的概率。EDA 技術(shù)是以計(jì)算機(jī)為工具來完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設(shè)計(jì)仿真等工作，電路設(shè)計(jì)者只需要完成對(duì)系統(tǒng)功能的描述，就可由計(jì)算機(jī)軟件進(jìn)行系統(tǒng)處理，得到設(shè)計(jì)結(jié)果，且修改設(shè)計(jì)方案如同修改軟件一樣方便。計(jì)費(fèi)模塊花時(shí)間將近四天，所查閱的資料中我都一一進(jìn)行了測(cè)試，但是沒達(dá)到我預(yù)期