【正文】 出租車計價器論文畢業(yè)設計目 錄 1 引言 1 研究背景 1 目前出租車計價器存在的問題和改進方案 1 出租車計價器存在的問題 1 改進的方法 22 系統(tǒng)設計方案的論證與選擇 4 方案設計 4 方案一：基于單片機的出租車計價器方案設計 4 方案二：基于EDA的出租車計價器方案設計 4 方案選擇 43 出租車計價器功能及要求 7 出租車計費規(guī)則 7 出租車計價器的功能 7 出租車計價器的性能指標 74 出租車計費系統(tǒng)硬件設計 9 硬件總體方案設計 9 FPGA核心模塊 9 按鍵控制電路 13 電機模塊電路 13 電機測速模塊 14 液晶顯示模塊 155 出租車計費系統(tǒng)軟件設計 16 VHDL語言概述 16 系統(tǒng)總體框架 17 系統(tǒng)的頂層原理圖 18 系統(tǒng)各功能模塊的實現(xiàn) 19 CC2 頂層模塊的實現(xiàn) 19 GL 模塊的實現(xiàn) 20 int_div 模塊的實現(xiàn) 22 key_set 模塊的實現(xiàn) 24 DENDAI 模塊的實現(xiàn) 2531 MONEY 模塊的實現(xiàn) 26 conv模塊的實現(xiàn) 28 SF模塊的實現(xiàn) 29 ram_1602模塊的實現(xiàn) 30結 論 32參考文獻 33致 謝 34附錄1：整體電路圖（part1） 35附錄2：源程序 37天津職業(yè)技術師范大學2012屆本科生畢業(yè)設計1 引言 研究背景出租車行業(yè)在我國是八十年代初興起的一項新興行業(yè)，隨著我國國民經(jīng)濟的高速發(fā)展，出租汽車已成為城市公共交通的重要組成部分。多年來國內(nèi)普遍使用的計價器只具備單一的計量功能。目前全世界的計價器中有90％為臺灣所生產(chǎn)?，F(xiàn)今我國生產(chǎn)計價器的企業(yè)有上百家，主要是集中在北京，上海，沈陽和廣州等地。出租汽車計價器是一種專用的計量儀器，它安裝在出租汽車上，能連續(xù)累加，并指示出行程中任一時刻乘客應付費用的總數(shù)，其金額值是計程和計時時間的函數(shù)。我國第一家生產(chǎn)計價器的是重慶市起重機廠，最早的計價器全部采用機械齒輪構，只能完成簡單的計程功能，可以說，早期的計價器就是個里程表。隨著科學技術的發(fā)展，產(chǎn)生了第二代計價器。它采用了手搖計算機與機械結構相結合的方式，實現(xiàn)了半機械半電子化，在計程的同時還可完成計價的工作。大規(guī)模集成電路的發(fā)展產(chǎn)生了第三代計價器，也就是全電子化的計價器，其功能在不斷完善中。出租車計價器在最初使用時具備的主要功能是根據(jù)行駛里程計價，要求精度高，可靠性好。隨著電子技術的發(fā)展以及對計價器的不斷改進和完善，便產(chǎn)生了諸多的附加功能。例如：(1)LED顯示功能，數(shù)碼管的使用讓計價器實現(xiàn)多屏顯示的功能，可同時顯示各項營運數(shù)據(jù)，使乘客一目了然；(2)永久時鐘功能，在非營運狀態(tài)下，日歷時鐘芯片的使用使計價器可以顯示永久時鐘；(3)存儲功能，可存儲多項營運數(shù)據(jù)，便于查詢。新型數(shù)據(jù)存儲器的應用使得計價器的營運數(shù)據(jù)在掉電情況下還可以保存10年。隨著出租車行業(yè)的發(fā)展，對出租車計費器的要求也越來越高。本課題以FPGA芯片為主控芯片，結和外圍電路來完成計價器多項功能，具有一定的應用價值。由于科技的發(fā)展，芯片中的數(shù)據(jù)可保持十年不變，且芯片體積小，容量大，因此這種方式具有十分重要的現(xiàn)實意義和廣闊的市場前景。 目前出租車計價器存在的問題和改進方案 出租車計價器存在的問題隨著我國國民經(jīng)濟的高速發(fā)展，出租汽車已成為城市公共交通的重要組成部分。近幾年來，出租車汽車行業(yè)在各地蓬勃發(fā)展，出租車經(jīng)營也從無序狀態(tài)逐漸走入正軌。出租車計價器成為出租車運營中必配的、可靠的計量器具，其使用準確性直接關系到經(jīng)營者與乘客的經(jīng)濟利益。但在實際運營中，總有不少經(jīng)營者或乘客反映相同路徑，不同的出租車的收費有較大的出入。目前出租車計價器存在的問題主要有：計價器作弊的問題。有些出租汽車司機在計價器上做手腳，多收乘客租金。常見的手段是：輸入非法脈沖，計價器主要靠傳感器發(fā)出的脈沖來計數(shù)，脈沖數(shù)的多少即汽車行駛里程的多少。作弊者利用這一原理，額外向計價器輸入脈沖，其方法多種多樣如利用車內(nèi)收音機、電動剃須刀。毛刺(競爭一冒險)現(xiàn)象。主要影響數(shù)字系統(tǒng)設計有效性和可靠性的主要因素，由于毛刺的存在，使得系統(tǒng)存在諸多潛在的不穩(wěn)定因素，尤其是對尖峰脈沖或脈沖邊沿敏感的電路就更是如此。毛刺通常主要對電路的觸發(fā)清零端 CLR、觸發(fā)復位端RESET、CP 端、鎖存器的門控端和專用芯片的控制端等產(chǎn)生嚴重的影響，會使電路發(fā)生誤動作，從而造成數(shù)字系統(tǒng)的邏輯混亂。 改進的方法相對于計價器作弊的問題，改進的方法：(1) 傳感器輸出編碼脈沖。傳感器輸出的脈沖其脈沖寬度、占空比等參數(shù)都是可變的，使計價器與傳感器對號入座。(2) 傳感器輸出加密脈沖。近年來由于電子技術的發(fā)展，已有商品化的加、解密器件供應，只要在傳感器與計價器之間加入這種器件，就可以使計價器發(fā)出的加密脈沖，而其他傳感器或脈沖一概不認。(3) 加入啟動速度的判別電路。利用汽車啟動時速度總是由零逐步增高的道理，而非法的外加脈沖總是以固定速度加入的，當加入了判別電路后，如果速度不是由低到高則計價器拒絕接受。在競爭冒險消除毛刺的主要的方法：(1) 調整路徑延時，毛刺歸根到底是由于延時不同而引起的，因此只要讓門電路的所有輸入信號具有相同的延時，毛刺就不會產(chǎn)生。所以消除毛刺最原始、最直接的方法就是調整延時；(2) 引入選通信號，由于競爭僅僅發(fā)生在輸入信號變化轉換的瞬間，在穩(wěn)定狀態(tài)是沒有競爭的，所以在輸入信號穩(wěn)定后進行選通就可以徹底消除尖峰脈沖。本設計課題擬解決的問題：本課題采用 FPGA 芯片為核心，用較少的硬件和適當?shù)能浖嗷ヅ浜现饕鉀Q以下問題：(1) 不同地區(qū)的計費方式存在差異，即使同一地區(qū)，不同車型的出租車，其計費方式也有差別；另一方面，出租車還面臨幾年一次的調價或調整計費方式等問題。因此，所設計的計費器不僅要能滿足不同地區(qū)的要求，而且計費方式的調整也應當很方便。(2) 由于個別地區(qū)對計費器有特殊要求，有時必須修改軟件。另外，計費器還面臨軟件的升級。因而，所設計的計費器應能很方便地重新編程。(3) 計費器必須要有防作弊功能，能有效防止司機作弊，同時要防止計費器在營運過程中死機。2 系統(tǒng)設計方案的論證與選擇 方案設計 方案一：基于單片機的出租車計價器方案設計 出租車計價器系統(tǒng)以單片機為核心，由按鍵電路、里程計算電路、數(shù)碼管顯示電路組成。利用單片機靈活的編程設計和豐富的I/O端口及其控制的準確性，不僅能實現(xiàn)基本的里程計價價格調節(jié)、時鐘顯示，而且能很大程度上實現(xiàn)擴展功能，同時可方便日后對系統(tǒng)進行升級?；趩纹瑱C的出租車計價器系統(tǒng)框圖如圖21所示。總金額 顯示單價顯示單片機鍵盤控制啟動/清除開關里程傳感器串口顯示驅動電路鎖存器 圖21 基于單片機出租車計價器系統(tǒng)框圖 方案二：基于EDA的出租車計價器方案設計出租車計價器系統(tǒng)基于FPGA芯片，采用自頂向下設計方法。將系統(tǒng)按功能分為速度模塊、計程模塊、計時模塊和計費模塊等大致四個模塊?；贔PGA的出租車計費系統(tǒng)總體框圖如圖22所示。 方案選擇 采用單片機設計具有成本低、易于控制的優(yōu)點。設計大多是：通過軟件編程，仿真，調試，符合要求后將程序用編程器寫入到單片機芯片上。利用單片機的中斷響應乘客開車或者等待的請求，進行相應的處理。利用寄存器存放計價器系統(tǒng)運行狀態(tài)，從而可以根據(jù)整個行程的狀態(tài)進行計價。但這種設計外圍電路較多而時序實現(xiàn)能力較弱，調試復雜，抗干擾能力差，特別對這種計程車的計價器需要長時間不間斷運作的系統(tǒng)，由于主要是軟件運作，容易出錯，造成系統(tǒng)不穩(wěn)定。速度模塊計時模塊計程模塊計費模塊總里程總費用FPGA芯片里程脈沖復位信號 圖22 基于FPGA的出租車計費系統(tǒng)總體框圖啟動/停止 采用FPGA設計，設計者只需用 HDL 語言完成系統(tǒng)功能的描述，借助 EDA 工具就可得到設計結果，將編譯后的代碼下載到目標芯片就可在硬件上實現(xiàn)。EDA 技術作為一種現(xiàn)代電子系統(tǒng)開發(fā)方式，具有兩方面特點。修改軟件程序即可改變硬件由于 FPGA／CPLD 可以通過軟件編程對該硬件的結構和工作方式進行重構，修改軟件程序就相當于改變了硬件，這使設計者把思路概念變?yōu)閷嶋H芯片和電路的周期越縮越短。軟件可以使用自頂向下的設計方案，而且可以多個人分工并行工作，這些年來IP核產(chǎn)業(yè)的崛起，將若干軟核結合起來就可以構成一個完整的系統(tǒng)，這一切極大地縮短了開發(fā)周期和上市時間，有利于在激烈的市場競爭中搶占先機。速度快，可靠性高MCU(Micro Controller Unit)和 DSP(Digital Signal Processor)都是通過串行執(zhí)行指令來實現(xiàn)特定功能，不可避免低速，而 FPGA／CPLD 則可實現(xiàn)硬件上的并行工作，在實時測控和高速應用領域前景廣闊；另一方面，F(xiàn)PGA／CPLD 器件在功能開發(fā)上是軟件實現(xiàn)的，但物理機制卻和純硬件電路一樣，十分可靠；而且與其他的設計方法相比，F(xiàn)PGA芯片具有比較豐富的存儲單元，可以將原本需要外加的存儲設備轉移到 FPGA 芯片內(nèi)部實現(xiàn)，使整體設計需要的外圍元器件更少。而 MCU 和 DSP 芯片在強干擾條件下，尤其是強電磁干擾下，很可能越出正常的工作流程，出現(xiàn) PC 跑飛現(xiàn)象。EDA 高可靠性正好克服了它們這一先天不足。采用 PLD 設計，將所有器件集成在一塊芯片上，體積大大減小的同時還提高了穩(wěn)定性，并且可應用EDA軟件仿真，調試，易于進行功能擴展，外圍電路較少，采用硬件邏輯電路實現(xiàn)，其最大的優(yōu)點是穩(wěn)定性好，抗干擾能力強，非常適合作為計程車的計價器系統(tǒng)的控制核心?；趯σ陨细鱾€因素的考慮，決定采用以 FPGA 為核心，用 VHDL 編程來實現(xiàn)計價器的設計方法，實現(xiàn)出租車計價器的設計，提升設計的可行性。3 出租車計價器功能及要求 出租車計費規(guī)則出租車的計費工作原理分成5個階段：(1) 車起步開始計費，首先顯示起步價()，車在行駛3km以內(nèi)。(2) 車行駛到達或超過3km后，()，車費依次累加。(3) 行駛路程達到或超過10km后。(4) 在行駛中遇紅燈或中途暫時停車情況下，車暫時停止，計價器則按時間計費。(5) 若停止則車費停止計費，按下復位鍵后，費用恢復至起步價，等待下一次計費的開始。本設計中出租車有起動/停止鍵，暫停鍵和加速鍵。啟動/停止鍵為一脈沖信號，當有電平發(fā)生變換時，表示該計費系統(tǒng)已啟動。在汽車運動的過程中，采用一個脈沖信號(計數(shù)脈沖)來實現(xiàn)路程的計數(shù)，該信號代替了實際的車行里程測速的脈沖信號，在剛開始LCD1602 顯示的是起始價；當啟動/停止鍵使電平有偶次時，汽車停止前進，同時停止發(fā)生脈沖，此時路程計數(shù)和等待時間計時停止；當暫停鍵為低電平時，汽車暫停，計程脈沖失效，時間計數(shù)開始運行，最后把等待時間也這算成車費的一部分。跟據(jù)相應的計費公式來計算出總費用，和單價費用，里程總數(shù)，等待時同時顯示在液晶上。當按復位鍵后，總費用恢復到起步價，時間計數(shù)器清零，里程計數(shù)器清零，單價數(shù)清零。 出租車計價器的功能(1) 實時顯示每次旅程的總金額和里程數(shù)；(2) 實時顯示計費單價，并能顯示等待時間；(3) 適應價格調整，程序修改方便。 出租車計價器的性能指標(1) 供電電壓5V。注：本設計采用5V供電。(2) 計費精度： 元；計費范圍：~ 元。(3) 計程精度： 公里；計程范圍：~ 公里。(4) 計時精度： 1 秒； 計時范圍：1 小時。 4 出租車計費系統(tǒng)硬件設計本設計中，硬件設計部分包括硬件總體方案設計、各個硬件模塊設計及其原理分析。下面作詳細介紹。 硬件總體方案設計本系統(tǒng)采用FPGA EP1C3T144C8N 核心板作為中央處理器，采用11個I/O口控制LCD1602顯示，實現(xiàn)計價器的等待時間，總費用，實時費用單價及總里程數(shù)的實時顯示。根據(jù)要求通過按鍵來模擬出租車運行狀態(tài)（開啟/停止，等待，加速功能）以及計價器復位功能。通過光電傳感器輸送脈沖傳送給FPGA來作計數(shù)。本系統(tǒng)主要由FPGA核心模塊、按鍵模塊、液晶顯示模塊、傳感器模塊以及電機驅動模塊五部分組成，具體系統(tǒng)框圖如圖41所示：圖41 系統(tǒng)框圖 FPGA核心模塊FPGA核心模塊是整個系統(tǒng)的核心，它擔負著整個系統(tǒng)的時序控制、數(shù)據(jù)采集和處理的任務。本系統(tǒng)的FPGA核心模塊主要由FPGA芯片、電源、時鐘源、復位電路、FPGA配置電路及下載接口電路組成。FPGA芯片F(xiàn)PGA芯片采用Altera公司的Cyclone系列的EP1C3T144C8N，其I/，一個鎖相環(huán)，約3萬門、6萬RAM bit，144個引腳。FPGA的I/O引腳按其功能可以分為四部分,且每個BANK的I/O引腳供電是獨立的，BANK1~BANK4引腳圖如圖42所示：圖41 系統(tǒng)框圖圖42 EP1C3T144 BANK1～BANK4引腳圖電源 如圖43所示,本核心板的所有I/O腳都采用 ，因此所有的VCCIO都連接 ，VCCINT為FPGA內(nèi)核工作電壓輸入，Cyclone 系列的FPGA均采用 ，所以這里連接 。時鐘源無論是用離散邏輯、可編程邏輯，還是基于其他類型器件的任何數(shù)字設計，系統(tǒng)的成功運行都要依靠可靠的時鐘。一些對實時性和同步性要求較高的系統(tǒng)，如數(shù)據(jù)采集系統(tǒng)，甚至不能使用任何可能