【正文】 含有毛刺的輸出作為時(shí)鐘信號(hào)。在CPLD/FPGA設(shè)計(jì)中最好的時(shí)鐘方案是：由專用的全局時(shí)鐘輸入引腳驅(qū)動(dòng)的單個(gè)主時(shí)鐘去鐘控設(shè)計(jì)項(xiàng)目中的每一個(gè)觸發(fā)器。CPLD/FPGA都具有專門的全局時(shí)鐘引腳，它直接連到器件中的每一個(gè)寄存器。這種全局時(shí)鐘提供器件中最短的時(shí)鐘到輸出的延時(shí)。在本系統(tǒng)中FPGA EP1C3T144C8N 提供4路時(shí)鐘供用戶使用，板載50M有源晶振，可以根據(jù)需要進(jìn)行PLL 定制，或者直接分頻處理。本系統(tǒng)時(shí)鐘接線如圖44所示：圖43 I/O電壓、內(nèi)核電壓連接圖圖44 系統(tǒng)時(shí)鐘接線圖復(fù)位電路由于系統(tǒng)在運(yùn)行中受到干擾后可能會(huì)出現(xiàn)CPU程序“跑飛”等異常，此時(shí)系統(tǒng)盲目運(yùn)行甚至出現(xiàn)死機(jī)現(xiàn)象，因此為確保系統(tǒng)穩(wěn)定可靠工作,復(fù)位電路是必不可少的一部分。FPGA不像單片機(jī)，它的接口是非常靈活的，RST可以根據(jù)系統(tǒng)的布局任意選擇I/O引腳接開關(guān)到低電平，內(nèi)部檢測(cè)低電平有效復(fù)位。但是在內(nèi)部需要進(jìn)行對(duì)應(yīng)的管腳配置和書寫相應(yīng)的功能代碼，否則系統(tǒng)不能識(shí)別復(fù)位信號(hào)。復(fù)位按鍵，可以從新配置FPGA，按下之后，從配置芯片中讀取程序；成功讀取之后，程序開始正常運(yùn)行。系統(tǒng)復(fù)位電路的原理圖如圖45所示：配置電路由于FPGA芯片一般都是基于SRAM工藝的，不具備非易失特性，因此每次斷電后都會(huì)丟失內(nèi)部的邏輯配置，所以系統(tǒng)在每次上電后都必須從外部非易失性存儲(chǔ)器中加載既定的配置信息。本系統(tǒng)采用EPCS1作為FPGA的配置芯片，用于儲(chǔ)存系統(tǒng)的內(nèi)部邏輯配置。EPCS1是屬于Altera的串行配置器件系列的芯片，是可編程邏輯工業(yè)領(lǐng)域中最低成本的配置器件。EPCS1擁有包括在系統(tǒng)可編程（ISP）、flash存儲(chǔ)器訪問接口、節(jié)省單板空間的小外形集成電路（SOIC）封裝等高級(jí)特征，成為Cyclone FPGA系列產(chǎn)品在大容量及價(jià)格敏感的應(yīng)用環(huán)境下的完美補(bǔ)充。系統(tǒng)FPGA配置電路的原理圖如圖46所示：圖45 系統(tǒng)復(fù)位電路圖圖46 系統(tǒng)FPGA配置電路圖 下載接口電路這是一種主串模式下FPGA的配置電路，通過AS接口來(lái)完成EPCS 芯片的編程下載，使用的下載電纜是ByteBlasterII。AS 接口主要是用來(lái)編程EPCS1芯片，同時(shí)也可以用來(lái)調(diào)試系統(tǒng)。具體過程是首先編程EPCS1，然后通過EPCS1 配置FPGA，運(yùn)行程序。需要考慮的是EPCS1的編程次數(shù)是有限制的，雖然比EPC 系列芯片的要多，但是太頻繁的擦除和寫入對(duì)芯片還是有一定影響的。最好是在調(diào)試結(jié)束后，才使用AS接口將邏輯配置下載到EPCS1中，完成程序的固化。AS 接口電路原理圖如圖47所示： 按鍵控制電路按鍵控制電路如圖48所示。根據(jù)設(shè)計(jì)要求，按鍵功能分別為啟動(dòng)/停止(KEY1)，暫停(KEY2)，加速(KEY3)，復(fù)位(KEY4)。四個(gè)電阻的功能均為上拉電阻。當(dāng)按鍵SW未按下時(shí)，KEY值輸出為高電平。當(dāng)按鍵SW按下時(shí)，KEY值輸出為低電平。按鍵的防抖處理有一般有兩種方法：一種是電容消抖法，另一種是軟件消抖法。本設(shè)計(jì)采用軟件消抖法，具體細(xì)節(jié)將在軟件部分按鍵消抖模塊中詳細(xì)介紹。圖47 下載接口電路圖圖48 按鍵電路 電機(jī)模塊電路電機(jī)模塊電路如圖49所示。本電路中的電機(jī)可以采用直流電機(jī)和步進(jìn)電機(jī)，在綜合考慮了工作情境，系統(tǒng)精度和價(jià)格等因素，本設(shè)計(jì)所采用5V單向直流電機(jī)。電機(jī)的工作狀按以下幾種情形來(lái)分析。情形一：當(dāng)MOTO_A=1，MOTO_B=0時(shí)，Q1導(dǎo)通，導(dǎo)致Q2導(dǎo)通，Q6導(dǎo)通后電流形成回路，同時(shí)Q5截止，Q3截止，Q4截止，而電流從A流向B，電機(jī)正轉(zhuǎn)。情形二：當(dāng)MOTO_A=0，MOTO_B=1時(shí)，Q4導(dǎo)通，導(dǎo)致Q3導(dǎo)通，Q5導(dǎo)通后電流形成回路，同時(shí)Q2截止，Q1截止，Q6截止，而電流從B流向A，電機(jī)反轉(zhuǎn)，因?yàn)楸倦娐冯姍C(jī)為單向，故效果為不動(dòng)。情形三：當(dāng)MOTO_A=1，MOTO_B=1時(shí)，由于對(duì)稱的三極管型號(hào)相同，參數(shù)相同，導(dǎo)致A、B兩點(diǎn)電位相同，電機(jī)不動(dòng)。通過以上分析可知，通過調(diào)節(jié)脈沖占空比可以調(diào)節(jié)電機(jī)的轉(zhuǎn)動(dòng)速度。電機(jī)模塊的作用是模擬出租車的運(yùn)行狀況，包括加速，開啟和停止功能。圖49 電機(jī)模塊電路 電機(jī)測(cè)速模塊電機(jī)測(cè)速電路如圖410所示。光電傳感器是將光轉(zhuǎn)化成電，以達(dá)到隔離的作用。當(dāng)發(fā)射管和接收管有物體遮擋時(shí)，則接收管阻值很大，故此時(shí)CP輸出為高電平。當(dāng)發(fā)射管和接收管沒有物體遮擋時(shí)，則接收管阻值很小，故此時(shí)CP輸出為低電平。從LED的亮滅情況來(lái)直觀反應(yīng)CP電平狀態(tài)。在此電路模塊中，電阻R32起到限流作用，電阻R33是上拉電阻。 圖410 電機(jī)測(cè)速模塊 液晶顯示模塊液晶1602顯示電路如圖411所示。下面對(duì)1602作簡(jiǎn)單介紹。16x2點(diǎn)陣字符液晶模塊是由點(diǎn)陣字符液晶顯示器件和專用的行、列驅(qū)動(dòng)器，控制器必要的連接件，結(jié)構(gòu)件裝配而成，可以顯示數(shù)字和英文字符。這種點(diǎn)陣字符模塊本身帶有字符發(fā)生器，顯示容量大，功能豐富。16x2字符型液晶顯示模塊（LCM）的特性：（1）+5V電壓，反視度（明暗對(duì)比度）可調(diào)整；（2）內(nèi)含振蕩電路，系統(tǒng)內(nèi)含重置電路；（3）提供各種控制命令，如清除顯示、字符閃爍、光標(biāo)閃爍、顯示移位等多種功能；（4）顯示用數(shù)據(jù)DDRAM共有80字節(jié)；（5）字符發(fā)生器CGROM有160個(gè)5x7的點(diǎn)陣字型；（6）字符發(fā)生器CGRAM可由使用者自行定義8個(gè)5x7的點(diǎn)陣字型。16x2字符型液晶顯示模塊（LCM）的引腳及功能如下：1腳（VDD/VSS）：電源5(1177。10%)V或接地。2腳（VCC）：接地或電源5(1177。10%)V。3腳（VO）：反視度調(diào)整。使用可變電阻調(diào)整，通常接地。4腳（RS）：寄存器選擇。1：選擇數(shù)據(jù)寄存囂；0：選擇指令寄存器。5腳（R/W）：讀/寫選擇。1：讀；0：寫。6腳（E）：使能操作。1：LCM可做讀寫操作； 0：LCM不能做讀寫操作。7腳~14腳：雙向數(shù)據(jù)總線的第0位~第7位。15腳（BL A）：背光顯示器電源+5V。16腳（BL K）：背光顯示器接地。圖411 液晶1602顯示電路 5 出租車計(jì)費(fèi)系統(tǒng)軟件設(shè)計(jì)FPGA程序設(shè)計(jì)主要采用兩種語(yǔ)言：VHDL和Verilog HDL。其中Verilog HDL比較簡(jiǎn)單，在NIOS項(xiàng)目里運(yùn)用較多；而VHDL語(yǔ)言功能強(qiáng)大，學(xué)習(xí)起來(lái)有一定難度，在數(shù)字系統(tǒng)和通信系統(tǒng)設(shè)計(jì)中使用較多。本次軟件設(shè)計(jì)語(yǔ)言采用VHDL。下面介紹VHDL語(yǔ)言及出租車計(jì)費(fèi)系統(tǒng)各個(gè)模塊的原理。 VHDL語(yǔ)言概述VHDL是由美國(guó)國(guó)防部為描述電子電路所開發(fā)的一種語(yǔ)言，其全稱為(Very High Speed Integrated Circuit) Hardware Description Language。與另外一門硬件描述語(yǔ)言Verilog HDL相比，VHDL更善于描述高層的一些設(shè)計(jì)，包括系統(tǒng)級(jí)（算法、數(shù)據(jù)通路、控制）和行為級(jí)（寄存器傳輸級(jí)）。VHDL語(yǔ)言的優(yōu)點(diǎn)VHDL是一種用形式化方法來(lái)描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語(yǔ)言，綜合起來(lái)講，VHDL語(yǔ)言具有如下優(yōu)點(diǎn)：l 覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的描述語(yǔ)言。在VHDL語(yǔ)言中，設(shè)計(jì)的原始描述可以非常簡(jiǎn)練，經(jīng)過層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。l 具有良好的可讀性，即容易被計(jì)算機(jī)接受，也容易被讀者理解。l 使用期長(zhǎng)，不會(huì)因工藝變化而使描述過時(shí)。l 支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。一個(gè)大規(guī)模的設(shè)計(jì)不可能由一個(gè)人獨(dú)立完成，必須由多人共同承擔(dān)，VHDL為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提供了有力的支持。VHDL程序的基本結(jié)構(gòu)一個(gè)完整的VHDL語(yǔ)言程序包括庫(kù)的調(diào)用、程序包的調(diào)用、實(shí)體說(shuō)明、結(jié)構(gòu)體描述和配置5部分。庫(kù)和庫(kù)中程序包的調(diào)用類似于高級(jí)程序語(yǔ)言的文件頭，程序中的函數(shù)及一些數(shù)據(jù)類型如std_logic等都在庫(kù)中的程序包中有定義，因此程序要用到這些函數(shù)及數(shù)據(jù)類型則必須調(diào)用庫(kù)和庫(kù)的程序包。實(shí)體（Entity）是VHDL程序的基本單元，用于說(shuō)明設(shè)計(jì)系統(tǒng)的外部接口信息，相當(dāng)于提供一個(gè)設(shè)計(jì)單元的公共信息。對(duì)于一個(gè)已經(jīng)確定的系統(tǒng)，實(shí)體的描述是唯一的。結(jié)構(gòu)體（Architecture）用于描述相應(yīng)實(shí)體的行為、功能或電路結(jié)構(gòu)，特別要注意的是結(jié)構(gòu)體與實(shí)體不是一一對(duì)應(yīng)的的，一個(gè)實(shí)體可以對(duì)應(yīng)多個(gè)結(jié)構(gòu)體，但一個(gè)結(jié)構(gòu)體只能對(duì)應(yīng)一個(gè)實(shí)體。配置語(yǔ)句一般用來(lái)描述層與層之間的連接關(guān)系以及實(shí)體與結(jié)構(gòu)之間的連接關(guān)系。在分層次的設(shè)計(jì)中，配置可以用來(lái)把特定的設(shè)計(jì)實(shí)體關(guān)聯(lián)到元件實(shí)例（Component），或把特定的結(jié)構(gòu)關(guān)聯(lián)到一個(gè)實(shí)體。當(dāng)一個(gè)實(shí)體存在多個(gè)結(jié)構(gòu)時(shí)，可以通過配置語(yǔ)句為其指定一個(gè)結(jié)構(gòu)，若省略配置語(yǔ)句，則VHDL編譯器將自動(dòng)為實(shí)體選一個(gè)最新編譯的結(jié)構(gòu)。 系統(tǒng)總體框架系統(tǒng)的頂層框圖如圖51所示。圖 51 系統(tǒng)頂層框圖主要分為三個(gè)模塊，分別為：秒分頻模塊、計(jì)量模塊和譯碼顯示模塊。(1) 脈沖生成模塊使整個(gè)系統(tǒng)的同步工作，把系統(tǒng)提供的50M的晶振頻率進(jìn)行分頻，得到我們所需要的秒信號(hào)(便于在以后的計(jì)時(shí)中用到)，同時(shí)生成電路工作所需要的500Hz工作脈沖。(2) 計(jì)量控制模塊也是系統(tǒng)中一個(gè)十分重要的模塊，它由三個(gè)部分組成，分別是計(jì)價(jià)部分、計(jì)時(shí)部分和計(jì)程部分，是計(jì)程車計(jì)價(jià)器系統(tǒng)多功能實(shí)現(xiàn)的保證。計(jì)價(jià)部分又包括兩個(gè)內(nèi)容，一個(gè)是正常車行里程數(shù)這算成價(jià)格費(fèi)用，根據(jù)車行路程的遠(yuǎn)近，還需要增加相應(yīng)的附加費(fèi)用；另一部分是在車行過程中等待紅燈等暫停狀態(tài)下，等候時(shí)間折算成的價(jià)格費(fèi)用。(3) 最后一個(gè)譯碼顯示模塊作用在于把計(jì)程車的工作情況(等待時(shí)間、單價(jià)、價(jià)錢、行程數(shù))反饋給乘客。三個(gè)模塊有機(jī)地結(jié)合在一起，實(shí)現(xiàn)了基于FPGA的多功能計(jì)程車計(jì)價(jià)器的設(shè)計(jì)。 系統(tǒng)的頂層原理圖系統(tǒng)頂層原理圖如圖52所示。 圖52 系統(tǒng)頂層原理圖該原理圖中輸入部分分別是計(jì)價(jià)器啟動(dòng)/停止信號(hào)：START；暫停信號(hào)：PUL；復(fù)位信號(hào)：SYS_RESET，時(shí)鐘信號(hào)：CLK_50M，脈沖輸入信號(hào)：CP。輸出部分分別是液晶讀寫信號(hào)lcd_wr，液晶串行信號(hào)：lcd_rs，液晶使能信號(hào)：lcd_en，液晶數(shù)據(jù)信號(hào)data[7..0]，直流電機(jī)控制端：motoa，motob。其中各模塊的功能是：key_set 模塊：通過對(duì)KEY[2..0] 信號(hào)的采樣判斷處理，能夠?qū)EY[2..0]按鍵進(jìn)行消抖處理，防止由于微小震動(dòng)而產(chǎn)生的錯(cuò)誤信號(hào)。int_div 模塊：生成適合于本系統(tǒng)需要的500 Hz與1 Hz的時(shí)鐘信號(hào)。GL 模塊：通過對(duì)速度信號(hào)脈沖信號(hào) CP、開關(guān)信號(hào) START、復(fù)位信號(hào) SYS_RESET、暫停信號(hào)PUL的判斷，決定輸出計(jì)數(shù)公里數(shù)和公里狀態(tài)標(biāo)志，即 flag_3k，flag_3_9k，flag_9k和不同公里范圍的每公里脈沖數(shù) flag_3_9km，flag_9km，同時(shí)將公里數(shù)送入 LCD 模塊。DENDAI 模塊：在汽車啟動(dòng)后，當(dāng)遇到顧客等人、紅燈或堵車不能前進(jìn)時(shí)，出租車采用計(jì)時(shí)收費(fèi)的方式。當(dāng)PUL 為1時(shí)，開始記錄時(shí)間，并將時(shí)間送入 LCD 模塊。當(dāng)時(shí)間達(dá)到預(yù)設(shè)時(shí)長(zhǎng)時(shí)則產(chǎn)生用于計(jì)費(fèi) flag 脈沖和時(shí)間計(jì)費(fèi)標(biāo)志信號(hào) t。SF 模塊：四選一，通過對(duì)公里狀態(tài)信號(hào) en0，en1，en2，時(shí)間狀態(tài)信號(hào)t 決定輸出計(jì)費(fèi)單價(jià)sf_out[7..0]，并將之送入 LCD 顯示模塊。MONEY 模塊： 從 GL 模塊傳送來(lái)的 flag_3_9km，flag_9km信號(hào)和從DENDAI 模塊傳送來(lái)的 flag 信號(hào)決定單價(jià)費(fèi)用以便用于總費(fèi)用的累加，同時(shí)輸出十六進(jìn)制費(fèi)用數(shù) fei_bcd[15..0]。其中 flag_3_9km 。conv 模塊：將MONEY模塊產(chǎn)生的十六進(jìn)制費(fèi)用 fei_bcd[15..0] 譯碼成4位十進(jìn)制數(shù) out1[3..0]，out2[3..0]，out3[3..0]，out4[4..0]，并送入 LCD 顯示模塊。LCD 顯示模塊：系統(tǒng)采用字符型液晶顯示數(shù)據(jù)，將行駛單價(jià)、總公里、總費(fèi)用以及等待時(shí)間在LCD 上顯示。 系統(tǒng)各功能模塊的實(shí)現(xiàn) CC2 頂層模塊的實(shí)現(xiàn) CC2模塊如圖53所示。輸入信號(hào)為時(shí)鐘信號(hào) CLK_50M，脈沖信號(hào)CP，復(fù)位信號(hào)SYS_RESET，按鍵開關(guān)KEY[2..0]，輸出信號(hào)為液晶顯示信號(hào) lcd_rs，lcd_rw，lcd_e，data[7..0]，直流電機(jī)控制端 motoa，motob。圖53 頂層模塊圖圖54 CC2模塊仿真波形圖 CC2模塊仿真圖如54所示。三個(gè)按鍵的功能是開始/停止，暫停，加速，還有一個(gè)復(fù)位按鍵。脈沖輸入端CP。所得的數(shù)據(jù)送至液晶LCD1602上以及輸出電機(jī)狀態(tài)。 GL 模塊的實(shí)現(xiàn)GL 模塊如圖55所示。輸入信號(hào)為時(shí)鐘信號(hào) CLK_50M，脈沖信號(hào) CP，開始/停止按鍵 START，暫停信號(hào) PUL，復(fù)位信號(hào) RESET，輸出信號(hào)為3km以內(nèi)標(biāo)志信號(hào) flag_3k，大于3km少于10km的標(biāo)志信號(hào) flag_3_9k，大于或等于10km的標(biāo)志信號(hào) flag_9k，大于3km少于10km內(nèi)每公里脈沖信號(hào) flag_3_9km，大于或等于10km每公里脈沖信號(hào) flag_9km，公里十時(shí)制輸出 glbai[3..0]，glshi[3..0]，glge[3..0]。下面列出GL 模塊的關(guān)鍵代碼：BEGIN IF RESET=39。039。 THEN glcount=B0000_0000_0000。 ELSIF START=39。139。 THEN IF glcount000000110000 THEN en0=39。139。en1=39。039。en2=39。039。 EL