【正文】 when 2=lcd1_5=x32。 end if。139。)。event and clk_50M=39。 signal clk_500Hz:std_logic。end ram_1602。 系統(tǒng)復(fù)位 lcd_rs:out std_logic。 暫停時(shí)間的分鐘位，秒位 sf_h,sf_l:in integer range 0 to 10。use 。b2v_inst7 : convPORT MAP(clk = CLK500HZ, in16 = fei_bcd, out1 = jijiao, out2 = jige, out3 = jishi, out4 = jibai)。b2v_inst3 : sfGENERIC MAP(fei0 = 00000000000000000000000000000000, fei1 = 00000000000000010000000100010000, fei2 = 00000000000100000000000100000000, fei3 = 00000000000000000001000000000000 )PORT MAP(en0 = en0, en1 = en1, en2 = en2, t = t, sf_out = sf_out)。SIGNAL t : STD_LOGIC。SIGNAL min_l : STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL jige : STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL glshi : STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL flag_3_9 : STD_LOGIC。SIGNAL en1 : STD_LOGIC。END COMPONENT。 out1 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CLK500HZ : OUT STD_LOGIC )。COMPONENT int_divGENERIC (N1 : INTEGER。 PUL : OUT STD_LOGIC。END COMPONENT。 flag_3_9km : IN STD_LOGIC。 fei_base : STD_LOGIC_VECTOR(63 DOWNTO 0)。 t : IN STD_LOGIC。 fei3 : STD_LOGIC_VECTOR(31 DOWNTO 0) )。END COMPONENT。 hour_h : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 START : IN STD_LOGIC。END COMPONENT。 lcd_rs : OUT STD_LOGIC。 min_h : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 jfbai : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 glge : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。END COMPONENT。 flag_9km : OUT STD_LOGIC。 flag_3k : OUT STD_LOGIC。 CP : IN STD_LOGIC。 motob : OUT STD_LOGIC。 lcd_rs : OUT STD_LOGIC。ENTITY cc2 IS PORT ( CP : IN STD_LOGIC。在這里，我祝愿我的同學(xué)們在以后的人生道路上都能夠平安、幸福！最后，我要感謝認(rèn)真寫教材的老師，是你們給我一個(gè)了解知識(shí)真相的機(jī)會(huì)，我還要感謝網(wǎng)絡(luò)上素未謀面的熱心人，是你們從一個(gè)初學(xué)者的角度快速、全面的為我講解一些非常初級(jí)的問題，使我少走彎路、快速入門。從于老師的身上我也學(xué)習(xí)到許多東西，一絲不茍、細(xì)心鉆研的精神尤其令我印象深刻，對(duì)一個(gè)即將要踏上老師崗位的我來說是一筆不菲的財(cái)富。天職師大我將永遠(yuǎn)關(guān)注和祝福著您。我伏案片刻，思緒萬千。由于前期工作準(zhǔn)備充分，所以在整機(jī)電路調(diào)試過程中，出現(xiàn)了一個(gè)問題。在單元模塊調(diào)試過程中，液晶調(diào)試模塊花時(shí)間將近二周，我先用單片機(jī)控制液晶顯示，成功后，我才算真正了解了LCD1602的控制時(shí)序，這對(duì)使用FPGA控制液晶起到了至關(guān)重要的作用。圖520 ram_1602模塊仿真波形結(jié)論結(jié) 論文中運(yùn)用VHDL 語言采用電子產(chǎn)品設(shè)計(jì)中比較先進(jìn)的FPGA 技術(shù)設(shè)計(jì)了一款出租車計(jì)費(fèi)系統(tǒng)， 實(shí)現(xiàn)了出租車計(jì)費(fèi)器的主要功能，運(yùn)行穩(wěn)定、可靠。同時(shí)液晶模塊因?yàn)樵谟布?，?腳接地，從而液晶應(yīng)一直處于寫的狀態(tài)時(shí)序才有效。輸入信號(hào)總費(fèi)用信號(hào) jfbai[3..0]，jfshi[3..0]，jfge[3..0]，jfjiao[3..0]，等待時(shí)間信號(hào) hour_h[3..0]，hour_l[3..0]，min_h[3..0]，min_l[3..0]，單價(jià)數(shù)值信號(hào) sf_h[3..0]，sf_l[3..0]，總公里數(shù)值信號(hào) glbai[3..0]，glshi[3..0]，glge[3..0]，gljiao[3..0]，時(shí)鐘信號(hào) clk_50M，復(fù)位信號(hào) reset。END ONE。 ELSE sf_out_t=fei0。 THEN sf_out_t=fei1。139。利用時(shí)鐘信號(hào) clk來產(chǎn)生敏感信號(hào)。out4=conv_std_logic_vector(q3 rem 10,4)。139。圖513 MONEY模塊原理圖圖514 MONEY模塊仿真波形圖 conv模塊的實(shí)現(xiàn)conv模塊如圖515所示。 chefei_9=d3。039。 chefei_3_9=d2。039。 denfei=d0。039。輸入信號(hào)為 flag，flag_3_9km，flag_9km，RESET，輸出信號(hào)為 fei_bcd[15..0]。DENDAI 模塊仿真信號(hào)如圖512所示。amp。m1。 END IF。 ELSE en1=39。 ELSE s1=s1+1。 ELSE m1=m1+1。 IF s0=1001 THEN s0=0000。 END IF。s0=10000000 THEN en0=39。 IF s1amp。139。 ELSIF PUL=39。m1=000。 THEN en1=39。EVENT AND CLK_1HZ=39。按鍵掃描周期為316Hz。key_edge=NOT (dout1 or dout2 or dout3 ) and k_debounce。end process。 dout2=dout1。輸入系統(tǒng)時(shí)鐘clock_50M，按鍵 key[2..0]，輸出按鍵使能信號(hào)START，PUL，直流電機(jī)控制端motoa，motob。END。END IF。IF falling_edge(CLK_50M) THEN IF Counter=N1/2 THEN Temp2=NOT Temp2。 Temp3=Not Temp3。 Temp1=Not Temp1。相應(yīng)的數(shù)值和狀態(tài)位送至輸出端。 3KM~9KMflag_9km=en2 AND en。139。039。139。139。039。139。139。glge=glcount(3 downto 0)。 END IF。en1=39。 ELSE en0=39。秒加1 en=39。END IF。139。event and sec=39。 IF PUL=39。039。039。039。039。139。下面列出GL 模塊的關(guān)鍵代碼：BEGIN IF RESET=39。脈沖輸入端CP。 系統(tǒng)各功能模塊的實(shí)現(xiàn) CC2 頂層模塊的實(shí)現(xiàn) CC2模塊如圖53所示。MONEY 模塊： 從 GL 模塊傳送來的 flag_3_9km，flag_9km信號(hào)和從DENDAI 模塊傳送來的 flag 信號(hào)決定單價(jià)費(fèi)用以便用于總費(fèi)用的累加，同時(shí)輸出十六進(jìn)制費(fèi)用數(shù) fei_bcd[15..0]。DENDAI 模塊：在汽車啟動(dòng)后，當(dāng)遇到顧客等人、紅燈或堵車不能前進(jìn)時(shí)，出租車采用計(jì)時(shí)收費(fèi)的方式。輸出部分分別是液晶讀寫信號(hào)lcd_wr，液晶串行信號(hào)：lcd_rs，液晶使能信號(hào)：lcd_en，液晶數(shù)據(jù)信號(hào)data[7..0]，直流電機(jī)控制端：motoa，motob。(3) 最后一個(gè)譯碼顯示模塊作用在于把計(jì)程車的工作情況(等待時(shí)間、單價(jià)、價(jià)錢、行程數(shù))反饋給乘客。圖 51 系統(tǒng)頂層框圖主要分為三個(gè)模塊，分別為：秒分頻模塊、計(jì)量模塊和譯碼顯示模塊。配置語句一般用來描述層與層之間的連接關(guān)系以及實(shí)體與結(jié)構(gòu)之間的連接關(guān)系。庫和庫中程序包的調(diào)用類似于高級(jí)程序語言的文件頭，程序中的函數(shù)及一些數(shù)據(jù)類型如std_logic等都在庫中的程序包中有定義，因此程序要用到這些函數(shù)及數(shù)據(jù)類型則必須調(diào)用庫和庫的程序包。l 使用期長，不會(huì)因工藝變化而使描述過時(shí)。與另外一門硬件描述語言Verilog HDL相比，VHDL更善于描述高層的一些設(shè)計(jì)，包括系統(tǒng)級(jí)（算法、數(shù)據(jù)通路、控制）和行為級(jí)（寄存器傳輸級(jí)）。其中Verilog HDL比較簡單，在NIOS項(xiàng)目里運(yùn)用較多；而VHDL語言功能強(qiáng)大，學(xué)習(xí)起來有一定難度，在數(shù)字系統(tǒng)和通信系統(tǒng)設(shè)計(jì)中使用較多。7腳~14腳：雙向數(shù)據(jù)總線的第0位~第7位。5腳（R/W）：讀/寫選擇。3腳（VO）：反視度調(diào)整。16x2字符型液晶顯示模塊（LCM）的引腳及功能如下：1腳（VDD/VSS）：電源5(1177。下面對(duì)1602作簡單介紹。當(dāng)發(fā)射管和接收管沒有物體遮擋時(shí)，則接收管阻值很小，故此時(shí)CP輸出為低電平。電機(jī)模塊的作用是模擬出租車的運(yùn)行狀況，包括加速，開啟和停止功能。情形一：當(dāng)MOTO_A=1，MOTO_B=0時(shí)，Q1導(dǎo)通，導(dǎo)致Q2導(dǎo)通，Q6導(dǎo)通后電流形成回路，同時(shí)Q5截止，Q3截止，Q4截止，而電流從A流向B，電機(jī)正轉(zhuǎn)。本設(shè)計(jì)采用軟件消抖法，具體細(xì)節(jié)將在軟件部分按鍵消抖模塊中詳細(xì)介紹。四個(gè)電阻的功能均為上拉電阻。需要考慮的是EPCS1的編程次數(shù)是有限制的，雖然比EPC 系列芯片的要多，但是太頻繁的擦除和寫入對(duì)芯片還是有一定影響的。EPCS1擁有包括在系統(tǒng)可編程（ISP）、flash存儲(chǔ)器訪問接口、節(jié)省單板空間的小外形集成電路（SOIC）封裝等高級(jí)特征，成為Cyclone FPGA系列產(chǎn)品在大容量及價(jià)格敏感的應(yīng)用環(huán)境下的完美補(bǔ)充。復(fù)位按鍵，可以從新配置FPGA，按下之后，從配置芯片中讀取程序；成功讀取之后，程序開始正常運(yùn)行。在本系統(tǒng)中FPGA EP1C3T144C8N 提供4路時(shí)鐘供用戶使用，板載50M有源晶振，可以根據(jù)需要進(jìn)行PLL 定制，或者直接分頻處理。一些對(duì)實(shí)時(shí)性和同步性要求較高的系統(tǒng)，如數(shù)據(jù)采集系統(tǒng)，甚至不能使用任何可能含有毛刺的輸出作為時(shí)鐘信號(hào)。本系統(tǒng)的FPGA核心模塊主要由FPGA芯片、電源、時(shí)鐘源、復(fù)位電路、FPGA配置電路及下載接口電路組成。 硬件總體方案設(shè)計(jì)本系統(tǒng)采用FPGA EP1C3T144C8N 核心板作為中央處理器，采用11個(gè)I/O口控制LCD1602顯示，實(shí)現(xiàn)計(jì)價(jià)器的等待時(shí)間，總費(fèi)用，實(shí)時(shí)費(fèi)用單價(jià)及總里程數(shù)的實(shí)時(shí)顯示。(3) 計(jì)程精度： 公里；計(jì)程范圍：~ 公里。 出租車計(jì)價(jià)器的功能(1) 實(shí)時(shí)顯示每次旅程的總金額和里程數(shù)；(2) 實(shí)時(shí)顯示計(jì)費(fèi)單價(jià)，并能顯示等待時(shí)間；(3) 適應(yīng)價(jià)格調(diào)整，程序修改方便。啟動(dòng)/停止鍵為一脈沖信號(hào)，當(dāng)有電平發(fā)生變換時(shí)，表示該計(jì)費(fèi)系統(tǒng)已啟動(dòng)。(3) 行駛路程達(dá)到或超過10km后。采用 PLD 設(shè)計(jì)，將所有器件集成在一塊芯片上，體積大大減小的同時(shí)還提高了穩(wěn)定性，并且可應(yīng)用EDA軟件仿真，調(diào)試，易于進(jìn)行功能擴(kuò)展，外圍電路較少，采用硬件邏輯電路實(shí)現(xiàn)，其最大的優(yōu)點(diǎn)是穩(wěn)定性好，抗干擾能力強(qiáng)，非常適合作為計(jì)程車的計(jì)價(jià)器系統(tǒng)的控制核心。軟件可以使用自頂向下的設(shè)計(jì)方案，而且可以多個(gè)人分工并行工作，這些年來IP核產(chǎn)業(yè)的崛起，將若干軟核結(jié)合起來就可以構(gòu)成一個(gè)完整的系統(tǒng)，這一切極大地縮短了開發(fā)周期和上市時(shí)間，有利于在激烈的市場競爭中搶占先機(jī)。但這種設(shè)計(jì)外圍電路較多而時(shí)序?qū)崿F(xiàn)能力較弱，調(diào)試復(fù)雜，抗干擾能力差，特別對(duì)這種計(jì)程車的計(jì)價(jià)器需要長時(shí)間不間斷運(yùn)作的系統(tǒng)，由于主要是軟件運(yùn)作，容易出錯(cuò)，造成系統(tǒng)不穩(wěn)定。 方案選擇 采用單片機(jī)設(shè)計(jì)具有成本低、易于控制的優(yōu)點(diǎn)?；趩纹瑱C(jī)的出租車計(jì)價(jià)器系統(tǒng)框圖如圖21所示。因而，所設(shè)計(jì)的計(jì)費(fèi)器應(yīng)能很方便地重新編程。本設(shè)計(jì)課題擬解決的問題：本課題采用 FPGA 芯片為核心，用較少的硬件和適當(dāng)?shù)能浖嗷ヅ浜现饕鉀Q以下問題：(1) 不同地區(qū)的計(jì)費(fèi)方式存在差異，即使同一地區(qū)，不同車型的出租車，其計(jì)費(fèi)方式也有差別；另一方面，出租車還面臨幾年一次的調(diào)價(jià)或調(diào)整計(jì)費(fèi)方式等問題。(3) 加入啟動(dòng)速度的判別電路。 改進(jìn)的方法相對(duì)于計(jì)價(jià)器作弊的問題，改進(jìn)的方法：(1) 傳感器輸出編碼脈沖。作弊者利用這一原理，額外向計(jì)價(jià)器輸入脈沖，其方法多種多樣如利用車內(nèi)收音機(jī)、電動(dòng)剃須刀。但在實(shí)際運(yùn)營中，總有不少經(jīng)營者或乘客反映相同路徑，不同的出租車的收費(fèi)有較大的出入。由于科技的發(fā)展，芯片中的數(shù)據(jù)可保持十年不變，且芯片體積小，容量大，因此這種方式具有十分重要的現(xiàn)實(shí)意義和廣闊的市場前景。例如：(1)LED顯示功能，數(shù)碼管的使用讓計(jì)價(jià)